FPGA开发板选型与上手完全指南

01

FPGA是什么演进

从门电路到可编程逻辑 · 与CPU/GPU/ASIC区别 · 通信/AI加速/工业控制

02

主流厂商与产品线选型

Xilinx(AMD) Artix/Kintex/Virtex · Intel Cyclone/Arria/Stratix · 国产紫光/安路/高云

03

开发板核心参数逻辑单元

LE/LC · DSP Slice · BRAM/URAM · GTH/GTY · IO标准 · 时钟资源

04

选型五大原则决策

项目需求 · 成本预算 · 学习资源 · 社区生态 · 扩展接口(FMC/PMOD)

05

入门级开发板推荐 Artix-7

Nexys Video/Basys 3 · DE0-Nano/DE10-Lite · 高云GW2A系列

06

中高端开发板推荐 Kintex-7

KC705 · Zedboard/Pynq-Z2 · Arria 10 DE5a-Net · 紫光Logos-2

07

Vivado安装与配置环境

ML Standard安装 · License获取 · 驱动 · 首次创建工程

08

Quartus安装与配置 Intel

Prime Lite安装 · ModelSim集成 · USB-Blaster · 首次工程

09

国产EDA安装云源/PDS

高云云源 · 紫光PDS · Tang Dynasty (TD) 初体验

10

第一个工程：LED流水灯实战

Verilog · XDC约束 · 综合实现 · 比特流下载

11

Verilog基础语法(上) 模块

模块结构 · wire/reg · always · assign · 阻塞与非阻塞

12

Verilog基础语法(下) 参数化

parameter · generate · 状态机FSM · testbench编写

13

仿真入门 Vivado/ModelSim

波形查看 · assertion · 常见仿真错误排查

14

时序约束入门 create_clock

时钟约束 · IO延迟 · 时序报告 · WNS/TNS

15

片上调试工具 ILA/SignalTap

Vivado ILA · Quartus SignalTap II · 触发条件 · 波形捕获

16

常用IP核集成 MMCM/PLL

Clock Wizard · Block Memory · FIFO · DDS Compiler

17

外设驱动实战(上) UART

按键消抖 · UART收发 · 七段数码管

18

外设驱动实战(下) VGA/HDMI

VGA/HDMI显示 · SPI Flash读写 · I2C传感器

19

高速接口入门 DDR3/4

MIG IP配置调试 · 千兆以太网 GMII/RGMII

20

Zynq ARM+FPGA协同 AXI

Zynq架构 · PS/PL交互 · Hello World + PL点灯

21

SoC FPGA协同设计 HPS

Cyclone V SoC · FPGA桥接 · Linux启动 · 设备树

22

HLS高层次综合 Vitis HLS

C/C++转RTL · pipeline/unroll · 与手写Verilog对比

23

FPGA AI加速 CNN

CNN实现思路 · INT8量化 · OpenVINO / Vitis AI

24

FPGA通信应用 DUC/DDC

数字上/下变频 · LDPC编解码 · JESD204B

25

工业控制应用 PWM/QEP

PWM生成 · 编码器QEP · FOC控制 · EtherCAT

26

调试常见问题 CDC

时序不收敛 · 上电不工作 · 毛刺 · 跨时钟域 · 亚稳态

27

设计规范与最佳实践代码风格

命名/注释 · 模块划分 · 同步设计 · 低功耗技巧

28

学习资源与社区开源

Xilinx/Intel社区 · OpenCores · GitHub · 书籍推荐

29

从入门到项目实战 Git

需求分析 · 模块划分 · 验证策略 · 版本管理 · 文档

30

未来趋势与职业发展 ACAP

自适应计算 · RISC-V+FPGA · Chiplet · 技能树

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