⚡ FPGA · 从概念到流片
📘 30章 完整目录
01
FPGA概述
什么是FPGA
FPGA与ASIC
应用领域
主流厂商
02
数字电路基础回顾
布尔代数
组合逻辑
时序逻辑
同步异步
03
硬件描述语言基础 (Verilog)
模块结构
数据类型
运算符
assign
04
Verilog组合逻辑设计
always块
if-else
case语句
三目运算符
05
Verilog时序逻辑设计
触发器建模
寄存器
计数器
分频器
06
Verilog进阶
函数与任务
generate
参数化设计
07
有限状态机 (FSM)
Moore与Mealy
状态编码
三段式写法
08
仿真与测试平台
Testbench
initial/always
$display
波形查看
09
常用IP核设计
FIFO
RAM
ROM
移位寄存器
10
跨时钟域处理 (CDC)
亚稳态
双级触发器
握手协议
异步FIFO
11
时序分析基础
建立/保持时间
时序路径
时钟偏斜
12
时序约束入门
create_clock
set_input_delay
set_output_delay
时序例外
13
综合基础
什么是综合
RTL到网表
综合约束
面积/速度
14
FPGA架构详解
CLB
LUT
FF
BRAM
DSP
IOB
时钟资源
15
Vivado/Vitis开发流程
工程创建
综合
实现
比特流
下载
16
引脚分配与约束
XDC文件
引脚规划
电气标准
差分对
17
布局布线 (P&R)
布局策略
布线拥塞
时序收敛
18
静态时序分析 (STA)
报告解读
关键路径
slack分析
时序修复
19
功耗分析
动态功耗
静态功耗
优化策略
时钟门控
20
调试技术
ILA
VIO
触发条件
在线调试
21
设计优化技巧
流水线
并行处理
资源共享
retiming
22
高速接口设计
DDR3/DDR4
SerDes
LVDS
GTP/GTX
23
总线协议基础
AXI4-Stream
AXI4-Full
AXI4-Lite
Wishbone
24
嵌入式系统集成
MicroBlaze
AXI互联
外设驱动
25
DSP设计基础
乘法器
累加器
CORDIC
FIR滤波器
26
图像处理基础
行缓存
帧缓存
卷积运算
边缘检测
27
设计重用与IP封装
打包IP
AXI接口封装
IP Catalog
28
版本管理与团队协作
Git应用
模块化设计
代码规范
29
项目实战：数据采集系统
需求分析
板级验证
30
流片前检查清单
DFT
可测试性
ECO
GDSII
Sign-off
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