🚀 FPGA 实战课
30 章 · 从零到工程
📘 友好色系
01
FPGA入门
什么是FPGA
与CPU/GPU区别
应用领域
开发流程
02
数字电路基础回顾
二进制与逻辑电平
基本逻辑门
组合/时序逻辑
触发器
03
开发环境搭建
Vivado/Quartus
Verilog vs VHDL
第一个工程
04
Verilog语法基础 (上)
模块结构
端口定义
assign/always
阻塞赋值
05
Verilog语法基础 (下)
参数化
generate
任务/函数
状态机基础
06
组合逻辑设计实践
加法器
多路选择器
译码器
三态门
07
时序逻辑设计实践
计数器
分频器
移位寄存器
边沿检测
08
有限状态机 (FSM)
Moore/Mealy
三段式
状态编码
09
仿真与测试
Testbench
Modelsim/Vivado
波形分析
10
常用IP核入门
MMCM/PLL
BRAM
FIFO
11
同步设计原则
跨时钟域CDC
亚稳态
同步器
12
时序约束入门
时钟约束
输入输出延迟
时序报告
13
调试技巧
ChipScope/SignalTap
ILA核
在线调试
14
接口协议 (上) UART
异步串口
收发模块
波特率发生器
15
接口协议 (中) SPI
总线协议
主从模式
Flash读写
16
接口协议 (下) I2C
起始/停止
EEPROM控制
17
存储器接口
SDRAM/DDR3
控制器设计
读写时序
18
图像处理基础
VGA/HDMI
像素时钟
彩条显示
19
数字信号处理基础
CORDIC
FIR滤波器
乘法器优化
20
高速设计要点
信号完整性
PCB布局
差分/LVDS
21
低功耗设计
时钟门控
使能时钟
操作数隔离
22
可重构计算
DPR原理
ICAP接口
应用场景
23
HLS高阶综合
Vivado HLS
C/C++转RTL
优化指令
24
SoC与Zynq
ARM+FPGA
AXI总线
软硬件协同
25
项目实战 (一)
需求分析
模块划分
接口定义
计划
26
项目实战 (二)
RTL编码
代码规范
Git版本
27
项目实战 (三)
模块仿真
覆盖率
功能覆盖
28
项目实战 (四)
系统集成
综合实现
时序收敛
29
项目实战 (五)
板级调试
问题定位
优化文档
30
FPGA工程师成长之路
学习路线
开源项目
社区资源
职业建议