📘 Verilog & FPGA 入门
🎯 30章 从零到实战
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📚 共30个模块
01
数字电路基础回顾：从晶体管到逻辑门，组合逻辑与时序逻辑的区别，FPGA的底层结构（LUT、FF、BRAM、DSP）。
02
Verilog初体验：模块（module）的基本结构，端口（input/output/inout）定义，一个最简单的与门设计。
03
数据类型与运算符：wire与reg的区别，常量与参数（parameter），位宽的概念，算术、逻辑、移位运算符。
04
组合逻辑建模（一）：assign连续赋值语句，用always @(*) 描述组合逻辑，阻塞赋值与非阻塞赋值的核心区别。
05
组合逻辑建模（二）：条件运算符（?:），case/casez/casex语句，多路选择器与译码器的实现。
06
时序逻辑建模（一）：D触发器的行为描述，同步复位与异步复位，always @(posedge clk) 的写法。
07
时序逻辑建模（二）：计数器设计（二进制、模N），分频器设计（偶数分频、奇数分频）。
08
状态机基础：Moore型与Mealy型状态机，三段式状态机写法（状态跳转、次态逻辑、输出逻辑）。
09
状态机进阶：复杂状态机设计实例（序列检测器、交通灯控制器），状态编码（二进制、格雷码、独热码）。
10
存储器设计：单端口RAM、双端口RAM、ROM的Verilog实现，同步读与异步读的区别。
11
有限状态机与数据通路：FSMD架构，一个简单CPU的ALU设计，寄存器堆的实现。
12
仿真与测试（一）：Testbench的基本结构，initial与always块在仿真中的使用，$display与$monitor。
13
仿真与测试（二）：文件读写（$readmemh/$writememh），自动化比较，覆盖率的概念。
14
常用接口协议（一）：UART协议，波特率发生器，UART发送器与接收器的设计。
15
常用接口协议（二）：SPI协议（模式0/1/2/3），SPI主从机设计，Flash读写操作。
16
常用接口协议（三）：I2C协议，起始/停止条件，应答机制，I2C控制器设计。
17
跨时钟域处理（一）：亚稳态的概念，单比特同步器（双级触发器），多比特同步器（FIFO）。
18
跨时钟域处理（二）：异步FIFO设计，格雷码指针，空满标志的产生。
19
时序分析与约束：建立时间与保持时间，时序路径（输入到输出、寄存器到寄存器），基本的时序约束（create_clock, set_input_delay, set_output_delay）。
20
综合与实现：逻辑综合的概念，RTL到网表的流程，综合约束（面积、速度、功耗），综合后的仿真。
21
FPGA开发流程：从设计输入到比特流，芯片规划（Pin Planner），布局布线，时序收敛。
22
IP核的使用：PLL/DLL核，Block Memory Generator，FIFO Generator，DSP48核。
23
高级设计技巧：流水线设计（Pipelining），资源共享，面积换速度与速度换面积。
24
低功耗设计：时钟门控（Clock Gating），操作数隔离，多电压域，动态电压频率调整（DVFS）概念。
25
可测试性设计（DFT）：扫描链（Scan Chain），边界扫描（JTAG），内建自测试（BIST）。
26
FPGA调试技巧：ChipScope/SignalTap的使用，触发条件设置，数据深度与采样率。
27
高速设计要点：信号完整性基础，传输线效应，端接策略，差分信号（LVDS）。
28
FPGA与外部器件接口：DDR3/DDR4控制器，ADC/DAC接口，PCIe基础。
29
软核处理器：MicroBlaze/RISC-V软核的集成，AXI总线基础，SoC设计入门。
30
项目实战：一个完整的数字系统设计（如数字示波器、信号发生器），从需求分析到板级调试的全流程。
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