台积电数字芯片后端实现全流程实战

📘 30章 · 从RTL到GDSII
01芯片后端设计概述
  • RTL→GDSII流程
  • N7/N5/N3工艺
  • 后端角色职责
02逻辑综合
  • Design Compiler流程
  • SDC编写
  • 综合策略优化
  • 网表质量检查
03布局规划
  • 芯片面积估算
  • IO规划
  • 宏单元摆放
  • 电源网络规划
  • 布局检查
04电源网络设计
  • 电源网络结构
  • IR Drop分析
  • 电迁移EM
  • 台积电电源规则
05标准单元布局
  • 布局准备
  • 时序驱动布局
  • 拥塞分析
  • 布局优化
  • 合法化
06时钟树综合
  • 时钟树结构
  • 时钟约束
  • 时钟树优化
  • Clock Skew分析
07布线
  • 全局布线
  • 详细布线
  • 布线规则检查
  • 天线效应修复
  • 布线后优化
08静态时序分析
  • PrimeTime使用
  • setup/hold检查
  • 时序路径分析
  • 时序报告解读
09物理验证
  • DRC检查
  • LVS检查
  • 天线效应检查
  • 密度检查
10功耗分析
  • 动态/静态功耗
  • 功耗估算方法
  • 低功耗设计技术
  • 台积电功耗工具
11信号完整性
  • 串扰分析
  • IR Drop对时序影响
  • 信号完整性修复
12可制造性设计(DFM)
  • 光刻热点检测
  • CMP热点检测
  • 通孔优化
  • OPC/RET
13可测试性设计(DFT)集成
  • 扫描链插入
  • 边界扫描
  • BIST
  • ATPG覆盖率
14ECO
  • 功能ECO
  • 时序ECO
  • 物理ECO
  • ECO验证流程
15芯片级集成
  • 顶层规划
  • 多电压域设计
  • 跨时钟域处理
  • 芯片级验证
16先进封装技术
  • 台积电CoWoS
  • InFO
  • 3D IC封装
  • 封装对后端影响
17低功耗设计技术
  • 多阈值电压库
  • 电源门控
  • 时钟门控
  • DVFS
  • 功耗管理单元
18工艺角与PVT分析
  • 工艺角分类
  • PVT变化影响
  • 多角多模分析
  • 统计STA
19层次化设计方法学
  • 层次化流程
  • 模块划分
  • 顶层与接口
  • 层次化验证
20设计收敛与迭代
  • 时序收敛
  • 面积收敛
  • 功耗收敛
  • 设计迭代策略
21台积电设计规则详解
  • 最小间距规则
  • 最小宽度规则
  • 通孔规则
  • 金属密度规则
22库文件与工艺文件
  • Liberty库
  • LEF文件
  • TLU+文件
  • 工艺文件解读
23EDA工具链
  • Synopsys工具链
  • Cadence工具链
  • Mentor工具链
  • 台积电认证流程
24脚本与自动化
  • Tcl脚本基础
  • 流程自动化
  • 报告分析脚本
  • 工具接口脚本
25版本控制与项目管理
  • Git芯片设计应用
  • 设计数据管理
  • 项目进度跟踪
26芯片测试与特性分析
  • ATE测试
  • 特性分析
  • 良率分析
  • 失效分析
27可靠性设计
  • 热效应分析
  • ESD保护
  • 闩锁效应预防
  • 老化效应
28AI/ML在芯片后端中的应用
  • ML驱动布局优化
  • 时序预测
  • 自动化设计空间探索
29芯片后端设计案例
  • AI加速器后端
  • 手机SoC后端
  • 物联网芯片后端
30未来趋势与职业发展
  • 3nm及以下挑战
  • Chiplet设计
  • RISC-V生态
  • 后端工程师成长
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