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RTL → GDS 实战
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30章 全流程
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数字芯片后端 · 友好色
01
课程导论与流程概览
5大阶段：逻辑综合→布局规划→布局→CTS→布线
02
环境搭建与工具链
Linux + EDA (Synopsys/Cadence) + Makefile
03
RTL设计与综合准备
Verilog/VHDL · 可综合原则 · Liberty/DB解析
04
逻辑综合入门
DC流程 · 读取RTL&约束 · Top-down/Bottom-up
05
综合约束编写
时序/面积/DRC约束 · 优化选项
06
综合后验证
网表仿真 · Formality · 报告解读
07
数据准备与导入
LEF/DEF · Milkyway · IO/Pad信息
08
布局规划 (Floorplan) 基础
面积估算 · Core/IO · 电源网络基础
09
高级布局规划
Macro摆放 · Channel规划 · Voltage Area
10
电源网络设计
Power Ring / Strap / Rail
11
布局 (Placement) 基础
标准单元放置 · Congestion · 优化策略
12
时序驱动的布局
Pre-CTS优化 · 高扇出处理 · 逻辑复制
13
时钟树综合 (CTS) 概念
Skew / Latency · CTS目标设定
14
CTS实现与优化
缓冲器选型 · H-tree/平衡树 · 时序检查
15
布线 (Routing) 基础
全局布线 · 详细布线 · 通孔/层
16
布线优化与修复
天线效应 · 串扰 · DRC/LVS
17
静态时序分析 (STA) 入门
PrimeTime · Setup/Hold · 路径分类
18
高级STA与OCV
OCV/AOCV/POCV · CRPR · MMMC
19
功耗分析
动态/静态功耗 · PTPX · CLK gating
20
物理验证
DRC · LVS · Antenna规则
21
可制造性设计 (DFM)
CMP · OPC · 冗余通孔
22
可测试性设计 (DFT) 集成
扫描链 · ATPG · BIST
23
ECO (工程变更指令) 流程
功能/时序ECO · 网表级/物理级 · 验证
24
层次化设计流程
Block Level & Chip Level · 顶层集成
25
签核 (Sign-off) 检查清单
时序/功耗/物理/可靠性 (EM/IR)
26
GDS输出与Tapeout
GDS格式 · Tapeout清单 · Mask数据
27
项目实战案例1：低功耗MCU
从RTL到GDS全流程演练
28
项目实战案例2：AI加速器
时钟树与布线优化重点
29
常见问题与调试技巧
Congestion · 时序违例 · 工具崩溃恢复
30
课程总结与职业发展
技能树 · 先进工艺/3DIC · 面试资源
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