芯片顶层布局与模块规划实战 · 课程目录

流程芯片设计流程概述

从RTL到GDSII的完整流程，后端设计在其中的位置与作用。

基础芯片物理设计基础

工艺节点、标准单元库、宏单元（Memory/IP）的基本概念。

规划芯片顶层布局规划概述

什么是Floorplan，为什么它如此重要，核心目标与挑战。

面积芯片面积估算与Die Size确定

如何根据逻辑门数、宏单元面积、利用率计算芯片尺寸。

IOIO Pad规划与布局

IO类型（数字、模拟、电源、地），Pad Ring设计，IO排布原则。

电源电源网络设计（Power Planning）

全局电源网络（VDD/VSS）规划，Power Ring/Stripe/Mesh设计。

宏单元宏单元（Hard Macro）布局

Memory、IP的摆放原则，避免拥挤与信号阻塞。

标准单元标准单元区域规划

核心区域划分，利用率控制，Row与Site的概念。

层次化模块划分与层次化设计

物理分区（Physical Partition），顶层与子模块的接口规划。

时序时序约束与布局规划

时序路径分析，关键路径对布局的影响，时钟区域规划。

拥塞拥塞分析与优化

什么是Congestion，如何预估和缓解布线拥塞。

IR Drop电压降（IR Drop）分析基础

IR Drop产生原因，对芯片性能的影响，布局阶段的预防措施。

EM电迁移（EM）考虑

电流密度限制，电源网络宽度计算，EM可靠性设计。

热热分布与散热规划

热点分析，热梯度对布局的影响，散热结构（TSV/Heat Sink）简介。

多电压多电压域（Multi-Voltage）规划

不同电压域划分，电平转换器布局，电源关断策略。

时钟时钟网络规划

时钟源位置，时钟树综合前的布局准备，时钟屏蔽与隔离。

测试扫描链与测试逻辑布局

DFT对布局的要求，扫描链重组与布线优化。

混合信号模拟与数字混合信号布局

模拟敏感区域保护，隔离环设计，噪声隔离。

布线资源顶层布线资源规划

布线层分配，金属层选择，布线通道预留。

ESDESD防护与IO布局

ESD器件放置，IO到核心的连线规划，放电通路设计。

封装封装与芯片布局的协同设计

Bump/Flip-Chip规划，RDL布线，封装基板影响。

DFM布局规划中的DFM

CMP平坦化影响，密度规则，虚拟金属填充。

工具布局规划工具介绍

主流EDA工具（Innovus/ICC2/Fusion Compiler）的Floorplan功能概览。

脚本布局规划脚本与自动化

Tcl脚本基础，自动化生成Floorplan的常用命令与流程。

检查布局规划质量检查

DRC/LVS基础，布局后的时序、拥塞、IR Drop初步评估。

案例·上典型芯片布局案例分析（上）

高性能CPU/GPU的布局策略。

案例·下典型芯片布局案例分析（下）

低功耗IoT芯片与AI加速器的布局策略。

避坑布局规划中的常见陷阱与避坑指南

经验教训总结，如何避免迭代返工。

衔接从布局到布线的衔接

布局完成后如何顺利过渡到详细布线（Routing）阶段。

总结课程总结与未来趋势

先进工艺（3nm/GAA）下的布局挑战，AI辅助布局规划展望。