📚 DDR4 & DDR5 信号完整性
🎒 风格 · 30章完整目录
01
DDR4与DDR5概述
内存发展史
关键参数对比
应用场景
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02
信号完整性基础
传输线理论
反射与振铃
串扰耦合
时序预算
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03
DDR4接口电气特性
VDDQ电压域
ODT配置
VREF设计
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04
DDR5接口新特性
PMIC集成
双通道架构
VDD/VDDQ分离
ECC内嵌
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05
DDR4 Fly-by拓扑
拓扑原理
分支长度控制
Stub效应
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06
DDR5 DQ总线拓扑
单端信号挑战
PAM4调制
均衡技术
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07
DDR4时序参数详解
CL
tRCD
tRP
tRAS
tRFC
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08
DDR5时序演进
tCK周期缩短
tWR/tWTR
训练序列优化
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09
PCB叠层设计
层叠结构影响
参考平面完整性
阻抗控制
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10
DDR4 PCB布线规则
等长布线
分组布线
间距要求
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11
DDR5 PCB布线挑战
高频布线策略
信号分组屏蔽
过孔优化
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12
电源完整性基础
PDN阻抗目标
去耦电容
VRM设计
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13
DDR4电源设计
VDDQ/VPP/VREF
电源纹波
大电流路径
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14
DDR5 PMIC设计
PMIC布局散热
电源排序
效率与噪声
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15
仿真工具与流程
IBIS模型
SPICE仿真
S参数提取
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16
DDR4仿真案例
Fly-by仿真
眼图分析
时序裕量
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17
DDR5仿真案例
DQ总线仿真
DQS抖动
均衡验证
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18
测试与测量
示波器探头
一致性测试
眼图模板
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19
DDR4合规性测试
JEDEC标准
读写时序
电压摆幅
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20
DDR5合规性测试
PMIC测试
训练序列
CRC校验
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21
DDR4与DDR5互操作性
混合系统挑战
电平转换
时序适配
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22
DDR5 RCD与DB
RCD功能
数据缓冲器DB
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23
DDR5 SPD Hub
SPD Hub架构
I2C管理
配置流程
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24
DDR5温度管理
温度传感器
动态刷新率
热插拔
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25
DDR4/DDR5失效分析
数据眼闭合
调试方法论
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26
DDR5信号完整性优化
CTLE/DFE均衡
训练过程
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27
DDR5功耗管理
低功耗状态
自刷新
性能权衡
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28
DDR5未来演进
DDR5-6400/8000+
下一代内存
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29
实战案例1: DDR4 3200
8层板设计全流程
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30
实战案例2: DDR5 5600
12层板设计+调试
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