什么是时序分析？为什么需要时序分析？数字电路中的时间概念。
时序路径的组成（起点、终点、组合逻辑）、数据到达时间与时钟到达时间。
Setup Time 定义与约束、Hold Time 定义与约束、时序违例的后果。
时钟周期、时钟占空比、时钟抖动（Jitter）、时钟偏斜（Skew）。
什么是时序约束？SDC文件基础、创建时钟（create_clock）。
输入延迟约束（set_input_delay）、输出延迟约束（set_output_delay）、虚拟时钟。
伪路径（set_false_path）、多周期路径（set_multicycle_path）。
最大/最小延迟约束（set_max_delay/set_min_delay）、时钟组（set_clock_groups）。
组合逻辑中的延迟计算、关键路径分析、逻辑级数与延迟优化。
Liberty (.lib) 文件结构、单元延迟模型（NLDM/CCS）、查找表。
STA的基本流程、读取设计、读取约束、时序报告生成。
报告时序汇总（report_timing）、路径分组、slack的含义。
Setup时序检查公式、Setup违例分析与修复。
时钟门控检查（Clock Gating Check）、门控使能时间。
跨时钟域（CDC）问题、双级触发器同步器、异步FIFO。
OCV概念、OCV分析方法（derating/CRPR/AOCV）。
动态功耗与静态功耗、电压缩放对时序的影响、多电压域设计。
动态时序仿真（Gate-level Simulation）、SDF反标、仿真与STA对比。
等价性检查（Formal Equivalence Checking）、时序断言。
FinFET工艺下的时序挑战、寄生参数提取精度、IR Drop对时序的影响。
Synopsys PrimeTime入门、Tcl脚本基础、读取设计与库。
PrimeTime约束检查、生成时序报告、调试违例。
Cadence Tempus入门、时序收敛流程、ECO指导。
逻辑综合中的时序驱动优化、重定时（Retiming）、流水线插入。
从RTL到GDS的时序全流程、常见问题复盘、时序分析工程师面试要点。