🧪 UVM 验证环境搭建
从零开始
⚡ 30章 · 卡片目录 · 友好色系
📘 工厂+TLM
🧩 覆盖率驱动
🚀 实战项目
01
世界观
UVM世界观
工厂 · 事务级建模 · 覆盖率驱动
02
第一个环境
搭建第一个UVM环境
空testbench · uvm_component & uvm_object
03
树结构
UVM树结构
层次化 · parent-child · build_phase顺序
04
Phase机制
Phase执行流程
build · connect · run · UVM基石
05
Transaction
Transaction与Sequence
定义transaction · 创建sequence · 发送激励
06
Driver/Monitor
Driver与Monitor
驱动DUT · 监测接口信号
07
Agent/Env
Agent与Env
封装agent · 集成到env
08
计分板
Scoreboard & Ref Model
数据比对 · 参考模型预测
09
工厂覆盖
UVM Factory & Override
type_id::create · 组件覆盖
10
Config DB
Config DB
uvm_config_db · 参数传递与配置
11
TLM通信(一)
TLM port/export/imp
monitor到scoreboard传输
12
TLM通信(二)
TLM FIFO & analysis port
多对一通信场景
13
Sequence进阶
Sequence嵌套与仲裁
m_sequencer · p_sequencer
14
Virtual Sequence
Virtual Sequence
协调多agent · 复杂场景
15
RAL入门
寄存器模型(RAL)入门
创建寄存器模型 · 集成环境
16
RAL进阶
寄存器模型进阶
前/后门访问 · 内置sequence
17
覆盖率驱动
覆盖率驱动验证(CDV)
功能覆盖率 · bin · 收集分析
18
断言基础
断言(SVA)基础
SystemVerilog Assertion · UVM嵌入
19
UVM Callback
UVM Callback
不修改原组件扩展功能
20
消息与报告
UVM Messaging & Report
uvm_report_handler · 严重级别/冗余度
21
随机化策略
UVM随机化策略
rand/randc · 约束技巧 · randomize()
22
可重用TB
搭建可重用Testbench
参数化 · 宏 · 跨项目复用
23
VIP集成
UVM与VIP集成
第三方验证IP集成
24
调试技巧
UVM调试技巧
波形 · print_topology · get_full_name
25
性能优化
仿真性能优化
uvm_heartbeat · phase jumping
26
混合验证
多语言混合验证
UVM与C/DPI · Verilog/VHDL
27
进阶特性
UVM进阶同步机制
uvm_barrier · uvm_event · uvm_domain
28
版本对比
UVM 1.2 vs IEEE 1800.2
新版本变化 · 迁移注意
29
实战APB
实战项目(一) APB接口
从spec到env完整流程
30
实战AXI4-Stream
实战项目(二) AXI4-Stream
多agent · 复杂scoreboard