01
课程导论与硬件加速基础
量化交易延迟挑战 · FPGA+CPU异构架构 · 金融领域应用现状 · 学习路径与目标
导论架构
02
FPGA开发环境搭建
Vivado/Quartus安装配置 · 开发板选型 · 第一个FPGA工程 · Verilog/VHDL快速入门
环境入门
03
CPU与FPGA通信接口 (上)
PCIe接口原理 · AXI总线 · DMA传输 · 简单PCIe端点实现
PCIeDMA
04
CPU与FPGA通信接口 (下)
共享内存 · AXI-Stream高速数据流 · 中断/轮询 · 带宽延迟实测
共享内存性能
05
量化交易数据预处理 (CPU侧)
行情数据解析(Level-1/2) · 数据清洗归一化 · 特征工程 · Python/C++预处理
数据特征工程
06
FPGA上的数据接收与解析
UDP/TCP协议栈实现 · 10G/25G MAC层 · 行情硬件解析 · 硬件时间戳
网络MAC
07
订单簿的硬件实现
LOB数据结构 · BRAM/URAM构建限价订单簿 · 并行更新 · 深度流水线
订单簿BRAM
08
FPGA上的计算单元 (上)
定点/浮点数 · 加法器/乘法器流水线 · CORDIC算法 · LUT优化
计算CORDIC
09
FPGA上的计算单元 (下)
矩阵加速 · 向量化 · 并行归约 · 移动平均线SMA硬件实现
矩阵SMA
10
策略逻辑的硬件化 (上)
阈值策略硬件实现 · 状态机 · 参数动态重配置 · 回测硬件加速
策略状态机
11
策略逻辑的硬件化 (下)
统计套利硬件 · 协整近似计算 · 多资产并行 · 策略组合管理
套利并行
12
CPU侧策略引擎设计
事件驱动架构 · 策略注册与生命周期 · FPGA协同调度 · 风控模块
引擎风控
13
低延迟消息中间件
ZeroMQ/纳米队列 · 无锁队列 · CPU-FPGA消息协议 · 序列化优化
中间件无锁
14
系统时钟同步与时间戳
PTP (IEEE 1588) · 硬件时间戳 · 多板卡同步 · 纳秒级对齐
时钟PTP
15
回测系统的构建 (CPU+FPGA混合)
混合回测架构 · FPGA在环(FIL) · 事件回放 · 结果可视化
回测FIL
16
风险管理模块
实时VaR/最大回撤 · FPGA加速风险计算 · 仓位管理 · 异常检测
风控VaR
17
系统监控与运维
性能监控面板 · 日志系统 · 看门狗/故障恢复 · 远程管理
监控运维
18
性能优化与调试 (上)
时序分析约束 · LUT/BRAM/DSP优化 · 功耗技巧 · ChipScope调试
优化时序
19
性能优化与调试 (下)
CPU缓存优化/SIMD · PCIe带宽优化 · 端到端延迟拆解 · 案例分享
CPU延迟
20
安全性考虑
FPGA bitstream加密 · 通信加密 · 侧信道防护 · 安全启动/固件更新
安全加密
21
项目实战：统计套利系统 (上)
需求分析 · 系统架构 · 模块划分 · CPU侧代码实现
实战架构
22
项目实战：统计套利系统 (中)
FPGA侧实现(数据接收/订单簿/价差计算) · CPU-FPGA联调
FPGA联调
23
项目实战：统计套利系统 (下)
系统集成测试 · 性能对比(纯CPU vs 混合) · 部署上线注意事项
测试部署
24
高级主题：深度学习FPGA部署
CNN/MLP硬件加速 · HLS开发 · OpenCL for FPGA · 模型量化压缩
深度学习HLS
25
可重构计算与动态部分重载 (DPR)
DPR原理流程 · 运行时切换策略 · 交易应用场景 · 设计注意事项
DPR可重构
26
多FPGA系统与集群
互联拓扑Ring/Mesh · 跨FPGA数据同步 · 分布式订单簿 · 集群管理
多FPGA集群
27
基于C++/SystemVerilog硬件验证
UVM方法学 · 测试平台编写 · 覆盖率驱动 · 形式化验证入门
验证UVM
28
行业案例分析与前沿趋势
Jump Trading/Virtu架构 · FPGA期权定价 · 量子计算+FPGA展望
案例趋势
29
课程总结与职业发展
知识体系回顾 · 进阶路径 · 岗位技能(FPGA/量化) · 开源社区推荐
总结职业
30
附录A：常用工具与资源
Vivado/Quartus快捷键 · IP核介绍 · perf/vtune · 推荐书籍论文
工具资源