数字后端·设计流程
30 章 · 从沙子到芯片
✨ 零基础友好 ✨
01
芯片设计概述
从沙子到芯片的奇幻旅程 · 数字后端位置
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02
逻辑综合入门
RTL→门级网表 · 综合工具干了什么
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03
标准单元库探秘
什么是标准单元 · 芯片设计离不开它
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04
Floorplan规划艺术
芯片布局规划 · 面积性能第一步
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05
电源网络设计
给芯片“供电” · Power Grid怎么铺
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06
IO Pad布局
芯片与外界通信 · IO Pad摆放学问
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07
布局Placement详解
标准单元放到合适位置 · 优化时序面积
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08
时钟树综合CTS
时钟精准送达每个触发器 · 时钟树生长
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09
布线Routing基础
逻辑单元用金属线连起来 · 绕线概念
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10
全局布线与详细布线
先规划大方向再处理细节 · 两步绕线
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11
静态时序分析STA
检查芯片能否跑目标频率 · 时序违例修复
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12
时序约束SDC
告诉工具设计目标 · 约束文件怎么写
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13
Setup与Hold时序
建立时间和保持时间 · 芯片稳定关键
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14
功耗分析入门
芯片为什么会发热 · 动态/静态功耗
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15
IR Drop分析
电压降是什么 · 为什么影响芯片性能
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16
信号完整性SI
串扰和噪声 · 信号在芯片内部“打架”
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17
物理验证DRC/LVS
检查版图规则 · 功能是否正确
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18
天线效应与修复
制造“天线”问题 · 避免芯片报废
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19
金属填充Metal Fill
空白处填金属 · 密度规则是什么
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20
ECO工程变更
芯片后期改bug · 最小成本修改
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21
可制造性设计DFM
让芯片更容易被造出来 · 良率提升
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22
多电压域设计
不同模块不同电压 · 低功耗核心思路
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23
层次化设计
大芯片拆成小块 · 顶层集成艺术
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24
时序收敛技巧
时序跑不过怎么办 · 常用优化招数
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25
低功耗设计方法
时钟门控、电源门控 · 省电手段
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26
形式验证Formal
逻辑功能等价性检查 · 综合前后一致
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27
网表仿真与后仿
带时序信息的仿真 · 接近真实芯片
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28
GDSII输出与Tapeout
设计数据交给晶圆厂 · 流片前最后检查
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29
芯片测试与DFT
制造出来怎么测 · 扫描链和BIST
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30
全流程回顾
RTL到GDSII · 一张图串起所有步骤
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