静态时序分析入门与约束编写 · 课程目录

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STA概述概念

什么是静态时序分析，为什么需要STA，STA与动态仿真的区别。

时序路径基础

时序路径的组成（起点、终点、组合逻辑），四种基本路径类型。

时钟定义 create_clock

create_clock命令详解，时钟周期、占空比、波形定义。

生成时钟分频/倍频

create_generated_clock，分频与倍频时钟的约束方法。

时钟不确定性抖动/偏斜

set_clock_uncertainty，时钟抖动与时钟偏斜的区别。

时钟延迟 latency

set_clock_latency，源延迟与网络延迟。

输入延迟 input_delay

set_input_delay，约束输入端口到寄存器的路径。

输出延迟 output_delay

set_output_delay，约束寄存器到输出端口的路径。

时序例外 false_path

set_false_path，忽略不存在的时序路径。

多周期路径 multicycle

set_multicycle_path，处理跨时钟域慢速路径。

最大/最小延迟 max/min

set_max_delay / set_min_delay，自定义路径延迟约束。

时钟组 clock_groups

set_clock_groups，异步时钟域的处理。

I/O约束实战 SPI/I2C

结合具体接口（如SPI、I2C）进行输入输出延迟约束。

建立/保持时间 setup/hold

setup与hold检查的物理意义。

时序报告解读 report_timing

report_timing命令，理解slack、data path、clock path。

时序收敛策略修复违例

通过调整约束、修改RTL、优化综合策略来修复时序违例。

片上变异 OCV

OCV（On-Chip Variation）的概念与derate设置。

CRPR 悲观移除

时钟重汇聚悲观移除（Clock Reconvergence Pessimism Removal）。

模式约束 case_analysis

set_case_analysis，定义功能模式（如测试模式、省电模式）。

多电压域 level shifter

Level Shifter的约束与STA分析。

SDC文件结构组织/顺序

SDC文件的组织、注释、执行顺序。

Tcl基础变量/控制流

变量、列表、控制流，为编写复杂约束脚本打基础。

Tcl在STA中的应用自动化

使用Tcl遍历端口、生成约束、自动化报告。

时序库 Liberty

Liberty文件结构，Cell的时序弧、查找表。

环境属性 load/drive

set_load、set_driving_cell、set_fanout_load。

线负载模型 WLM/RC

Wire Load Model（WLM）与物理综合后的RC参数。

STA流程网表到签核

从网表到时序签核的完整流程。

常见违例修复 setup/hold/transition

setup违例、hold违例、transition违例的修复方法。

跨时钟域同步 CDC

CDC同步器的STA检查（如双触发器同步、FIFO）。

综合实战计数器/FIFO

结合一个简单模块（如计数器、FIFO），编写完整SDC并分析时序报告。