01课程导论与开发环境搭建

YOLO演进与FPGA优势Vivado HLS & Vitis AIZynq开发板

02YOLOv3/v4/v5模型结构精讲

Backbone/Neck/HeadCSPNet & Focus损失函数与后处理

03卷积神经网络基础回顾

卷积/池化/全连接ReLU/SigmoidBN层原理

04FPGA数字设计基础

LUT/FF/BRAMDSP48E2时序约束入门

05HLS（高层次综合）入门

C/C++综合流程ap_fixed/ap_int流水线与循环展开

06卷积层的HLS实现

im2col算法滑动窗口卷积脉动阵列架构

07池化层与激活函数HLS实现

最大/平均池化ReLU/LeakyReLU硬件实现

08全连接层与Softmax HLS实现

矩阵乘法优化查找表Softmax近似实现

09BN层与残差连接HLS实现

BN融合技巧残差加法器流水线设计

10YOLO后处理硬件加速

NMS硬件实现Bounding Box解码加速架构

11数据流与乒乓缓冲

双缓冲机制FIFO深度设计数据流调度

12定点量化技术

INT8/INT4量化校准数据集KL散度/对称量化

13Vitis AI 编译器使用

模型量化编译/评估流程指令集

14DPU架构解析

Vitis AI DPU配置指令集调度机制

15Zynq PS-PL协同设计

AXI4-Stream接口DMA传输PS端Linux驱动

16自定义IP核封装

HLS模块打包IPRTL仿真验证

17Vivado Block Design集成

PS-PL系统搭建地址分配中断配置

18SDK裸机程序开发

DPU驱动调用内存管理定时器中断

19Petalinux系统构建

内核配置设备树修改根文件系统

20OpenCV在Zynq上的移植

硬件加速resize颜色空间转换优化

21YOLO模型在DPU上的部署

模型编译选项多线程推理性能分析

22性能优化技巧

层融合内存带宽优化并行度调优

23多模型级联与流水线

YOLO+分类级联任务级流水线设计

24功耗分析与优化

动态功耗管理时钟门控DVFS

25调试与验证方法

ILA逻辑分析仪Vivado仿真波形打印调试

26案例实战1：交通标志检测

YOLOv4-tinyZynq部署系统实现

27案例实战2：口罩检测系统

YOLOv5sZynq实现优化

28案例实战3：农作物病虫害检测

YOLOv8nZynq部署农业应用

29前沿技术展望

Transformer部署稀疏化/剪枝存算一体

30课程总结与项目答辩

常见问题汇总性能指标对比学习路径建议