📡 高速串行 · 实战
从零搭建FPGA高速收发器
📘 30章 完整体系 · 手把手设计
⚡ 30 / 30 课时
01
高速收发器概述
· SerDes
什么是SerDes · 为什么需要高速收发器 · 典型应用场景 (PCIe, SATA, Ethernet)
02
物理层基础
PMA/PCS
PMA与PCS架构 · 时钟数据恢复(CDR) · 串行器与解串器
03
电气特性入门
CML/眼图
差分信号与CML · 预加重与均衡 · 眼图与误码率
04
FPGA中的GTH/GTY
UltraScale
Xilinx 7系列与UltraScale · 收发器通道结构 · 参考时钟与PLL
05
IP核配置 (一)
Vivado
Vivado IP Catalog创建Transceiver IP · 选择协议与线速率 · 共享/独立逻辑
06
IP核配置 (二)
编码/绑定
TX/RX数据路径 · 8B/10B与64B/66B编码 · 时钟矫正与通道绑定
07
仿真环境搭建
Testbench
编写Testbench · 初始化与复位序列 · 检查TX/RX数据对齐
08
时钟架构设计
抖动
参考时钟源选择 · 差分时钟输入 · 时钟抖动与相位噪声
09
复位与初始化
锁定流程
复位序列设计 · PLL锁定检测 · RX CDR锁定流程
10
数据通路设计
AXI4-Stream
FPGA侧接口(AXI4-Stream) · 数据宽度与时钟域转换 · 异步FIFO
11
8B/10B编码实战
RD/逗号
编码原理 · 运行不一致(RD) · 逗号字符与字对齐
12
64B/66B编码实战
加扰/同步
加扰与同步头 · 块同步与通道绑定
13
时钟矫正与通道绑定
Deskew
时钟补偿机制 · 绑定多个通道 · 去偏斜(Deskew)
14
PRBS测试
误码率
PRBS生成与校验 · 误码率测试 · 回环测试模式
15
眼图扫描与调试
IBERT
使用IBERT IP核 · 眼图参数分析 · 调整预加重与均衡
16
PCB设计要点
高速布线
高速信号布线 · 阻抗匹配 · 过孔与回流路径
17
电源设计
去耦/噪声
收发器电源轨 · 去耦电容布局 · 电源噪声抑制
18
参考时钟分配
时钟树
时钟树设计 · 扇出与缓冲 · 时钟抖动预算
19
协议层实现 (一)
轻量协议
自定义轻量级协议 · 帧头与帧尾 · CRC校验
20
协议层实现 (二)
Aurora
Aurora协议简介 · Aurora IP核配置 · 数据流控制
21
协议层实现 (三)
PCIe基础
PCIe基础 · TLP与DLLP · Endpoint与Root Complex
22
多通道同步
对齐/延迟
多通道对齐机制 · 通道间延迟补偿 · 确定性延迟
23
动态重配置
DRP
DRP接口 · 动态改变线速率 · 动态调整预加重
24
调试技巧
ILA/眼图
ChipScope/ILA抓取 · 常见问题排查 · 眼图闭合分析
25
高级主题
FEC/链路训练
前向纠错(FEC) · RS-FEC原理 · 链路训练与状态机
26
案例实战 (一)
10G Ethernet
10G Ethernet MAC+PHY设计 · MII接口 · 帧封装
27
案例实战 (二)
SATA主机
SATA主机控制器 · OOB信号 · 速度协商
28
案例实战 (三)
JESD204B
JESD204B接口 · 多链路同步 · 确定性延迟
29
性能优化
功耗/面积
降低误码率 · 优化功耗 · 面积与速度权衡
30
总结与展望
PAM4/112G
未来高速串行技术 · PAM4与112Gbps · 学习资源推荐