⚡ PCIe 链路训练 · 精讲
📘 30章 从入门到实战
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01
PCIe概述
发展历史 · 与PCI/PCI-X区别 · 拓扑结构 (Root Complex/Switch/Endpoint)
02
PCIe体系结构
分层架构 · 事务/数据链路/物理层 · TLP/DLLP/PLP概念
03
物理层基础
逻辑/电气子层 · 差分信号Tx/Rx · Lane与Link概念
04
LTSSM概览
11个状态 · 状态转换图 · 位/符号/块锁定 · 宽度/速率协商
05
Detect状态详解
Detect.Quiet/Active · 接收器检测 · 阻抗检测原理
06
Polling状态详解
Polling.Active/Compliance/Configuration · TS1/TS2训练序列
07
Configuration状态
6个子状态 · 链路宽度协商 · Lanenum/Complete/Idle
08
L0状态详解
正常数据传输 · EIEOS退出 · 数据流恢复
09
L0s状态详解
进入/退出条件 · 快速唤醒 · 与L1区别
10
L1状态详解
ASPM进入 · L1.1/L1.2子状态 · PM Substates
11
L2状态详解
L2/L3 Ready · Vaux辅助电源 · 退出与链路复位
12
Recovery状态
RcvrLock/RcvrCfg/Idle · 比特/符号锁定重对齐 · 速率变更
13
Hot Reset & Disable
触发与传播 · Disable行为 · 与Cold Reset区别
14
Loopback状态
Entry/Active/Exit · 测试环回模式
15
训练序列TS1/TS2
格式与字段 · 链路/通道编号 · 训练作用
16
比特锁定 & 符号锁定
CDR原理 · 8b/10b符号锁定 · 128b/130b块锁定
17
链路宽度协商
宽度协商流程 · 降级原因 · 非对称链路配置
18
速率协商机制
协商流程 · Gen1~Gen6速率 · 速率变更请求
19
均衡Equalization基础
Gen3+引入原因 · TxEQ/RxEQ · 系数协商
20
Gen3均衡过程
Phase1 Preset · Phase2系数更新 · Phase3 Finalize · TS1/TS2
21
Gen4/Gen5均衡增强
更细系数步进 · DFE/FFE · 与Gen3对比
22
数据链路层初始化
初始化流程 · ACK/NAK · TLP重放 · DLLP交换
23
事务层初始化
TC/VC初始化 · 完成超时机制
24
PCIe配置空间
Type0/Type1请求 · 头标区 · Capability遍历
25
链路状态 & 错误处理
Link Status寄存器 · 错误检测/报告 · Training Error排查
26
PCIe复位机制
Cold/Warm/Hot Reset · LTSSM影响 · 重新训练
27
SRIS & SRNS架构
独立/非独立参考时钟 · 抖动影响 · 弹性缓冲
28
链路训练调试方法
逻辑分析仪 · 协议分析仪 · LTSSM跟踪 · 失败案例
29
PCIe Gen6新特性
PAM4调制 · FLIT编码 · FEC · 训练变化
30
总结与实战
全流程回顾 · 常见问题 · 从零调试一条PCIe链路