AMD嵌入式系统 · 内存子系统优化手册

01

内存子系统概述

AMD平台 DDR/DDR2/DDR3/DDR4演进 · 内存控制器基础

02

DDR4接口详解

信号组 DQ/DQS/CMD/ADDR/CTRL · 电气特性 · 时序参数

03

PCB布局布线基础

阻抗控制走线长度匹配 · 参考层 · 过孔优化

04

信号完整性基础

反射·串扰振铃 · 眼图分析 · IBIS模型

05

电源完整性

VDD/VDDQ/VPP 去耦电容布局 · PDN阻抗分析

06

时钟系统设计

差分时钟时钟抖动 · 时钟树 · Spread Spectrum

07

DDR4初始化流程

上电序列 RESET · CKE · MRS · ZQ校准

08

内存控制器配置

寄存器详解时序参数计算 · Training算法

09

原理·步骤调试方法 · 常见问题

10

Read DQS Gate Training

门控信号延迟链 · Pass/Fail窗口

11

Read/Write Eye Training

数据眼图中心对齐 · 电压裕量

12

命令地址总线飞行时间 · Setup/Hold

13

ODT（片上端接）

ODT配置动态ODT · RTT_NOM/RTT_WR

14

ZQ电阻校准周期 · ZQCL/ZQCS命令

15

内存功耗优化

自刷新部分阵列自刷新 · 温度补偿刷新

16

低功耗模式

PDN SR · 深度掉电

17

ECC（纠错码）

SEC-DED ECC实现 · Chipkill

18

内存BIST（内建自测试）

MBIST架构 March C+/Checkerboard · 诊断

19

DFI协议 PHY与控制器接口 · 时序映射

20

PHY设计要点

DLL/Delay Line I/O Buffer · 阻抗校准

21

DDR4仿真方法

Pre/Post-layout HSPICE/ADS工具

22

Setup/Hold Derating · 温度/电压补偿

23

内存测试与验证

ATE测试系统级测试 · 压力测试 · 边界扫描

24

DDR5新特性概览

速率提升 Bank Group · DFE

25

集成电源管理 VDD/VDDQ分离 · 效率优化

26

DDR5 Sub-channels

独立通道双通道模式 · 带宽提升

27

On-die ECC SDDC · PPR

28

低功耗特性 WCK时钟 · DQ训练 · VOH校准

29

多Die封装内存

3D堆叠 TSV · HBM接口 · 热管理

30

AMD Ryzen Embedded 内存调试 · 性能调优 · 故障排除