🧩 AMD 异构计算
深度剖析
📘 芯片级 · 30章 完全目录
🔥 Zen5 · RDNA5
💡 ROCm / HIP
🧬 Chiplet / NoC
⚡⚡⚡
01
异构计算概述
什么是异构计算
为什么需要异构计算
AMD在异构计算领域的地位与历史
02
AMD CPU架构深度解析
Zen系列核心架构
CCD与IOD设计
缓存层次结构与延迟分析
03
AMD GPU架构深度解析
RDNA与CDNA架构对比
计算单元(CU)内部结构
Infinity Cache设计哲学
04
APU融合架构
APU的由来与演进
统一内存访问(UMA)技术
HSA异构系统架构标准
05
Infinity Fabric互联技术
IF总线拓扑结构
数据传输协议
一致性协议与性能影响
06
内存子系统详解
DDR5与HBM内存控制器
内存通道与Bank Group设计
NUMA架构与内存亲和性
07
指令集架构(ISA)
x86-64指令集扩展
AVX与SIMD指令集
AMD特有的指令扩展
08
虚拟化技术
AMD-V虚拟化扩展
嵌套页表(NPT)与IOMMU
GPU虚拟化与SR-IOV
09
安全架构
AMD Secure Processor
SEV-SNP内存加密技术
平台安全启动与信任根
10
功耗管理
精确功耗控制(PPC)
Boost与P-State技术
Infinity Fabric功耗优化
11
ROCm软件平台
ROCm架构概述
HIP编程模型
ROCm生态系统与工具链
12
HIP编程实战
HIP与CUDA的异同
HIP代码移植指南
性能调优技巧
13
GPU计算核心详解
流处理器(SP)与向量单元
标量单元与调度器
Wavefront与Workgroup模型
14
GPU内存层次
全局内存、共享内存
本地内存与寄存器
内存合并访问优化
15
GPU同步与原子操作
全局同步与局部同步
原子操作硬件实现
内存模型与一致性
16
GPU性能优化
Occupancy与资源分配
ILP与TLP
内存带宽优化策略
17
CPU-GPU协同计算
异构任务划分策略
数据传输与重叠
异步操作与流(Stream)
18
统一内存与数据迁移
HMM与SVM技术
页错误处理与迁移策略
性能陷阱与最佳实践
19
AMD FPGA架构
Versal ACAP架构概述
AI Engine与DSP引擎
可编程逻辑(PL)与处理系统(PS)
20
FPGA与CPU/GPU协同
SmartNIC与DPU应用
自适应计算加速
OpenCL与Vitis开发流程
21
芯片封装技术
Chiplet设计理念
2.5D与3D封装
Hybrid Bonding与TSV技术
22
片上网络(NoC)
NoC拓扑与路由算法
QoS与流量控制
AMD NoC实现分析
23
缓存一致性协议
MOESI协议详解
CCIX与CXL协议
跨芯片缓存一致性实现
24
AI加速器架构
AMD Instinct加速卡
Matrix Core与AI加速指令
大规模AI训练集群架构
25
图形渲染管线
RDNA3图形架构
Primitive Shaders与Mesh Shaders
光线追踪加速单元
26
显示与多媒体引擎
Display Core Next(DCN)
Video Core Next(VCN)
自适应同步(FreeSync)技术
27
服务器与数据中心
EPYC处理器架构
3D V-Cache技术
数据中心GPU与MI系列
28
嵌入式与边缘计算
AMD嵌入式产品线
自适应计算在边缘的应用
低功耗设计策略
29
未来架构展望
Zen 5与未来CPU架构
RDNA 5与下一代GPU
异构融合趋势与挑战
30
实战案例分析
基于AMD平台的HPC应用优化
AI推理与训练部署案例
异构编程项目实战经验总结