⚡ 中断延迟优化
全链路设计 · 30章
1
中断基础概念
中断定义 · 向量表 · ISR触发机制
2
中断延迟定义与测量
延迟构成 · 示波器/逻辑分析仪/打点 · 典型指标
3
硬件优化(一)：CPU架构
ARM Cortex‑M vs RISC‑V vs x86
4
硬件优化(二)：中断控制器
NVIC · GIC · PLIC & 优先级抢占
5
硬件优化(三)：Cache & MMU
Cache/MMU影响 & 关闭策略
6
硬件优化(四)：总线仲裁 & DMA
总线干扰 · DMA缓解
7
硬件优化(五)：多核分发
Cluster · Affinity · IPI
8
硬件优化(六)：硬件加速单元
TI PRU · Xilinx RPU 低延迟中断
9
RTOS内核优化(一)：临界区
关中断 vs 锁调度器 vs 无锁
10
RTOS内核优化(二)：嵌套 & 反转
优先级继承协议
11
RTOS内核优化(三)：零延迟中断
FreeRTOS configMAX_SYSCALL_INTERRUPT_PRIORITY
12
RTOS内核优化(四)：上下文切换
PendSV · 软中断触发
13
RTOS内核优化(五)：ISR设计原则
快进快出 · 顶/底半部
14
软件优化(一)：ISR代码优化
寄存器 · 内联汇编 · 函数调用开销
15
软件优化(二)：向量表重定位
RAM中执行ISR
16
软件优化(三)：优先级分组
动态调整策略
17
软件优化(四)：测量 & Profiling
ARM DWT · RISC‑V Cycle Counter
18
软件优化(五)：编译器优化
-Os vs -O0 · volatile
19
软件优化(六)：中断与任务通信
无锁队列 · 双缓冲 · 信号量 vs 消息队列
20
软件优化(七)：抖动分析与消除
Cache Miss · 分支预测 · 电源管理
21
软件优化(八)：确定性设计
时间触发架构 · 静态调度表
22
软件优化(九)：WCET分析
最坏情况执行时间
23
软件优化(十)：自动化测试 & CI
自动化打点 · 回归测试
24
全链路协同(一)：接口设计
中断号分配 · 共享中断处理
25
全链路协同(二)：延迟预算
端到端延迟分解
26
全链路协同(三)：电机控制
μs级中断延迟实战
27
全链路协同(四)：车载通信
CAN/Ethernet 抖动控制
28
全链路协同(五)：音频处理
低延迟音频流
29
全链路协同(六)：工业以太网
EtherCAT从站中断优化
30
总结与展望
RISC‑V向量中断 · CXL · 异构计算