小基站FPGA逻辑开发与加速实战

30章 · 从基础到项目
01 小基站概述
什么是小基站 与宏基站区别 应用场景与趋势
02 FPGA在小基站中的角色
FPGA vs DSP vs ASIC PHY/MAC层应用 为什么选FPGA加速
03 开发环境搭建
Vivado/Quartus安装 License配置 ModelSim/VCS集成 Git版本管理
04 Verilog基础回顾 (上)
模块化设计 always/assign 组合与时序逻辑 阻塞与非阻塞
05 Verilog基础回顾 (下)
状态机FSM FIFO同步/异步 跨时钟域CDC 亚稳态与同步器
06 AXI4总线协议详解
AXI4-Full/Lite/Stream 握手信号与通道 突发传输与地址对齐
07 AXI4-Stream实战
自定义数据包格式 TLAST/TKEEP 背压与反压处理 带宽计算
08 DDR4控制器与接口
MIG IP核使用 DDR4读写时序 地址映射与Bank管理 带宽优化技巧
09 高速串行接口 SerDes
GTX/GTH收发器 CPRI/eCPRI协议 线速率与编码 眼图测试
10 JESD204B接口协议
链路建立流程 确定性延迟 多链路同步 FPGA实现要点
11 数字下变频 DDC
CIC滤波器原理 FIR滤波器设计 抽取与内插 多速率信号处理
12 数字上变频 DUC
NCO与DDS原理 混频器设计 IQ调制与补偿 峰均比控制
13 OFDM基带处理 (上)
FFT/IFFT实现 循环前缀插入/去除 资源块映射 PSS/SSS检测
14 OFDM基带处理 (下)
信道估计 LS/MMSE 信道均衡 ZF/MMSE MIMO检测基础 软比特生成
15 LDPC编解码
编码器架构 分层译码算法 FPGA并行化 吞吐率与延迟
16 Polar编解码
Polar码构造 SC/SCL译码器 FPGA实现优化 与LDPC对比
17 Turbo编解码
编码器结构 Max-Log-MAP算法 迭代译码控制 FPGA资源优化
18 PRACH检测
ZC序列生成 相关检测算法 门限设置与峰值搜索 时频资源映射
19 PUCCH/PUSCH处理
UCI编码 DMRS生成 资源映射与解映射 信道补偿
20 波束成形 Beamforming
数字波束成形原理 权值计算 相位校准 FPGA实现架构
21 前传接口 Fronthaul
eCPRI协议栈 IQ数据压缩 时间同步 IEEE 1588 数据包封装与解析
22 硬件加速器设计模式
流水线设计 乒乓操作 数据驱动架构 控制与数据路径分离
23 时序分析与优化
静态时序分析 STA 关键路径识别 流水线插入 寄存器重定时
24 资源优化技巧
逻辑复用 DSP48与BRAM使用 面积换速度 综合选项调优
25 功耗优化
动态/静态功耗 时钟门控 操作数隔离 电压与频率调节
26 调试与验证
ILA/VIO使用 仿真波形分析 断言验证 覆盖率收集
27 HLS 高层次综合
HLS开发流程 C/RTL协同仿真 流水线与循环优化 与手写RTL对比
28 FPGA与CPU协同
PCIe接口驱动 DMA传输 中断处理 共享内存设计
29 系统集成与测试
板级调试 射频前端配置 整机联调 吞吐率与延迟测试
30 项目实战:5G小基站原型机
需求分析 模块划分 集成调试 性能优化与总结