第1章：触发器原理

触发器这东西，说白了就是数字电路里的“记忆单元”。没有它，你的电路就是个纯组合逻辑——输入一变，输出立马跟着变，啥也存不住。我刚开始学数字设计时，总觉得触发器不就是个寄存器嘛，有啥好研究的？后来做项目踩了坑才明白，时序问题的根子全在触发器上。

1.1 D触发器的结构与功能

D触发器，全称Data Flip-Flop，是数字设计中最常用的时序元件。它的核心功能就一句话：在时钟上升沿（或下降沿）到来时，将输入D的值“采样”并保持到输出Q上。

一个典型的D触发器内部结构包含：

• 主锁存器（Master Latch）：时钟高电平时透明，低电平时锁存
• 从锁存器（Slave Latch）：时钟低电平时透明，高电平时锁存
• 时钟反相器：产生互补时钟信号

这种“主从”结构，保证了触发器只在时钟边沿采样，而不是在整个电平期间都透明。嗯，这里要注意：边沿触发和电平触发是两码事，很多新手容易搞混。

我个人习惯把D触发器想象成一个“拍照”的过程：时钟边沿就是快门按下的瞬间，D是你要拍的对象，Q就是拍下来的照片。快门没按，照片就不会更新。

1.2 D触发器的Verilog实现

写Verilog实现D触发器，其实就几行代码。但这里有个坑——组合逻辑和时序逻辑的写法完全不同。我见过太多人把always块写成了组合逻辑，结果综合出来一堆锁存器。

正确的写法是这样的：

// 上升沿触发的D触发器
module d_flip_flop (
    input  wire clk,    // 时钟
    input  wire rst_n,  // 异步复位，低有效
    input  wire d,      // 数据输入
    output reg  q       // 数据输出
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= 1'b0;  // 复位时输出0
        else
            q <= d;      // 时钟上升沿采样
    end

endmodule

注意看这个写法：

• 敏感列表：posedge clk 和 negedge rst_n，缺一不可
• 非阻塞赋值：用 <= 而不是 =，这是时序逻辑的标志
• 复位优先级：if (!rst_n) 在 else 之前，复位优先级最高

如果你需要下降沿触发的D触发器，只需要把 posedge clk 改成 negedge clk 就行。不过我个人建议尽量统一用上升沿，混用边沿容易让时序分析变得复杂。

1.3 触发器的建立时间与保持时间

这是整个时序分析的核心概念。你想想看，触发器在时钟边沿采样数据，但数据不是瞬间就能稳定下来的。它需要满足两个时间窗口：

• 建立时间（Setup Time, Tsu）：时钟边沿到来之前，数据必须保持稳定的最短时间
• 保持时间（Hold Time, Th）：时钟边沿到来之后，数据必须保持稳定的最短时间

说白了，数据在时钟边沿前后都不能“乱动”。如果数据在建立时间内变化了，或者保持时间内变化了，触发器就会进入亚稳态——输出既不是0也不是1，而是介于两者之间的不确定状态。

建立时间和保持时间的关系可以用这个图来理解：

实际项目中，建立时间和保持时间由工艺库提供，通常在标准单元库的.lib文件中可以查到。比如一个典型的28nm工艺D触发器，Tsu可能是几十皮秒，Th可能是几皮秒。

1.4 触发器的传播延迟

传播延迟（Propagation Delay, Tcq）是指从时钟边沿到输出Q稳定变化的时间。这个参数也很关键，因为它决定了数据从一个触发器传到下一个触发器需要多长时间。

传播延迟通常分为两种：

• Tplh：输出从低到高的传播延迟
• Tphl：输出从高到低的传播延迟

这两个值不一定相等，因为PMOS和NMOS的驱动能力不同。我一般在做时序分析时，会取两者中的最大值作为Tcq。

这三个参数决定了你的电路能跑多快。举个例子，如果两个触发器之间只有组合逻辑，那么最大时钟频率受限于：

Fmax = 1 / (Tcq + Tlogic + Tsu)

其中Tlogic是组合逻辑的延迟。如果Tlogic太大，时钟频率就得降下来。这就是为什么高性能设计需要优化组合逻辑路径。

最后说一句，触发器的这些时序参数，在芯片tape-out之前一定要用STA（静态时序分析）工具跑一遍。我见过太多项目因为没跑STA或者没修干净时序违例，结果流片回来跑不到目标频率，只能降频使用，那损失可就大了。

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