第3章全芯片ESD防护策略

3. 全芯片ESD防护策略：电源轨钳位网络设计、基于SCR的鲁棒设计、多电源域隔离技术、I/O与电源环的协同设计

各位同行，今天我们来聊聊全芯片ESD防护。说实话，这活儿看着简单，做起来坑不少。我见过太多芯片，单模块ESD测试都过了，一上系统就崩。为什么？因为全芯片的防护不是简单拼凑，而是一盘棋。

下面这张图，是我个人习惯用的全芯片ESD策略框架。你仔细看看，每个模块都不是孤立的。

3.1 电源轨钳位网络设计

电源轨钳位，说白了就是给芯片的VDD和VSS之间装一个「大号泄洪闸」。ESD事件来了，电流不走内部电路，直接通过这个闸门泄放掉。

我个人习惯把钳位网络分成两类：

静态钳位：用二极管或齐纳管，简单粗暴。但漏电大，不适合低功耗设计。
动态钳位：用RC触发的大NMOS。平时关断，ESD来时自动打开。我建议主流设计都用这种。

关键设计要点：

RC时间常数选在0.5μs~2μs之间。太短了误触发，太长了响应慢。
大NMOS的宽度要够。我一般按每1A ESD电流配200μm~400μm宽度。
注意版图布局：钳位管要靠近芯片的电源焊盘，减少寄生电阻。

举个例子，一个典型的RC触发钳位电路：

// 伪代码示意
R = 50kΩ, C = 1pF  →  τ = 50ns
NMOS W/L = 600μm/0.18μm
触发电压 ≈ Vth + 0.7V

嗯，这里要注意：RC的电阻最好用多晶硅，别用阱电阻。我在项目中遇到过阱电阻随电压变化导致触发点漂移的问题，后来全改成多晶硅才稳定。

3.2 基于SCR的鲁棒设计

SCR（可控硅整流器）是ESD防护里的「重武器」。它的单位面积泄放能力是普通NMOS的5~10倍。你想想看，同样面积，SCR能扛4A，NMOS可能只有0.5A。

但SCR有个老毛病——闩锁（latch-up）。一旦触发，只要电源不断，它就一直导通。这在精密模拟电路里是致命的。

我的避坑指南：

我曾经设计过一个SCR防护的运放，ESD测试过了，但上电瞬间偶尔死锁。查了两个月，最后发现是触发电流太小。解决办法：

降低SCR的触发电流（I_t1），让它更快响应。
提高维持电流（I_h），让它超过正常工作电流。
在SCR阳极串联一个小电阻（10~50Ω），限制闩锁后的电流。

具体参数上，我建议：

参数	典型值	说明
触发电压 V_t1	1.2×VDD	略高于电源，避免误触发
维持电流 I_h	＞100mA	大于I/O最大工作电流
触发电流 I_t1	＜10mA	保证ESD事件快速启动

说白了，SCR设计就是平衡「快触发」和「不死锁」。我习惯在SCR旁边加一个RC辅助触发电路，这样既能保证速度，又能避免误触发。

3.3 多电源域隔离技术

现在的精密模拟芯片，动不动就三四个电源域：模拟3.3V、数字1.8V、I/O 5V。每个域之间如果不做隔离，ESD电流会串扰，导致低压域先崩。

隔离技术主要有三种：

二极管隔离：最简单，正向压降0.7V。但反向漏电大，不适合低功耗。
电阻隔离：用几十欧姆电阻隔开。成本低，但会引入IR压降。
有源开关隔离：用PMOS或NMOS做开关。ESD时导通，正常时关断。我最推荐这种。

警告：

多电源域隔离最容易被忽视的是「地弹」效应。ESD电流从模拟地流到数字地时，如果地线阻抗不一致，会在模拟电路输入端感应出几十伏的电压。我建议：

每个电源域独立做钳位网络。
域间用背靠背二极管或双向SCR连接。
地线宽度至少是信号线的3倍。

举个例子，一个双电源域（3.3V模拟 + 1.8V数字）的隔离方案：

模拟VDD (3.3V) ──┬── 钳位网络1 ── 模拟VSS
                  │
                  ├── 隔离二极管 ── 数字VDD (1.8V)
                  │
                  └── 钳位网络2 ── 数字VSS

注意，隔离二极管的方向是从高电压域指向低电压域。这样正常工作时二极管反偏，漏电极小。

3.4 I/O与电源环的协同设计

最后这点，我觉得是最容易被忽略的。很多工程师把I/O的ESD器件和电源环的钳位管分开设计，结果测试时发现I/O到VSS的路径阻抗太大，电流全走电源环，导致电源环烧毁。

协同设计的核心就一句话：让I/O和电源环共享低阻抗回路。

具体做法：

I/O的ESD二极管直接接到电源环上，而不是单独拉线。
电源环的宽度至少20μm，我习惯用30μm以上。
在芯片四角放置辅助钳位管，缩短电流路径。

实战经验：

我曾经设计一个16通道的ADC，每个I/O单独做了ESD防护，但没考虑电源环的承载能力。结果HBM 2kV测试时，电源环上的金属熔断。后来我把电源环从10μm加宽到40μm，并在每4个I/O之间加一个钳位管，问题解决。

协同设计的检查清单：

每个I/O到电源环的寄生电阻＜1Ω。
电源环的总宽度能承载全芯片ESD电流（按每μm 1mA估算）。
I/O和电源环的钳位管触发电压一致，避免一个先触发另一个后触发导致电流集中。