2. 片上ESD防护设计基础：GGNMOS、GCNMOS、SCR结构原理与I-V特性

各位工程师朋友，咱们今天聊聊片上ESD防护。说白了，ESD就是静电放电，芯片在制造、封装、运输、甚至用户插拔时都可能遭遇。一次几纳秒的放电，能量足以把芯片内部打穿。我早年吃过这个亏，一个项目流片回来，良率只有六成，查了三个月，最后定位在IO口的ESD结构设计有缺陷。从那以后，我对ESD防护设计就格外上心。

今天这一讲，我们聚焦三种最经典的片上ESD防护器件：GGNMOS、GCNMOS和SCR。这三种结构，你几乎能在所有现代芯片的IO pad附近找到它们的身影。理解它们的原理和I-V特性，是做好系统级EOS防护的第一步。

2.1 GGNMOS：栅接地NMOS

GGNMOS，全称Gate-Grounded NMOS。名字很直白——把NMOS的栅极、源极和衬底都接到地（VSS），漏极接到被保护的IO pad上。结构简单，但作用巨大。

工作原理

正常工作时，GGNMOS的栅极电压为0，NMOS处于关断状态，漏极和源极之间只有极小的漏电流。当IO pad上出现正向ESD脉冲时，漏极电压迅速升高。当电压超过漏-衬底PN结的击穿电压（通常6-10V），就会发生雪崩击穿。雪崩产生的电子-空穴对被强电场分离，空穴流向衬底，在衬底电阻上产生压降。当这个压降达到约0.7V时，源-衬底PN结正向导通，寄生NPN双极型晶体管（Q1）开启。

Q1一旦开启，就进入回滞（snapback）状态。集电极-发射极电压会突然下降到维持电压Vh（约5-8V），而电流可以迅速增大到数安培。ESD电流就通过这个导通的寄生BJT泄放到地，从而保护内部电路。

2.2 GCNMOS：栅耦合NMOS

GGNMOS有个缺点——触发电压偏高，而且触发速度不够快。GCNMOS（Gate-Coupled NMOS）就是为解决这个问题而生的。

结构差异

GCNMOS在GGNMOS的基础上，在栅极和漏极之间加了一个电容C，同时在栅极和源极之间加了一个电阻R。这个RC网络是关键。

工作原理

当ESD脉冲到来时，漏极电压快速上升。通过电容C的耦合作用，栅极电压也会被瞬间抬升。栅压升高后，NMOS沟道会短暂开启，形成沟道电流。这个沟道电流会提前触发寄生BJT，让snapback发生得更早、更快。

RC的时间常数（τ = R × C）决定了耦合效果。通常设计在0.1-1μs之间，正好覆盖HBM（人体模型）和CDM（充电器件模型）的脉冲宽度。

参数	GGNMOS	GCNMOS
触发电压Vt1	较高（6-10V）	较低（可降至4-6V）
触发速度	较慢（依赖雪崩）	较快（沟道辅助触发）
面积效率	中等	略大（需RC元件）
漏电流	极小	稍大（栅耦合引入）
适用场景	通用IO防护	高速IO、低触发电压需求

2.3 SCR：可控硅整流器

SCR（Silicon Controlled Rectifier）是这三种结构里防护能力最强的。它的单位面积泄放电流能力是GGNMOS的5-10倍。说白了，用更小的面积，扛更大的电流。

结构本质

SCR本质上是一个PNPN四层结构，可以等效为两个三极管（NPN和PNP）的交叉耦合。在CMOS工艺中，它天然存在于P阱和N阱的交界处——这就是为什么说SCR是“寄生”的，也是“故意”的。

工作原理

SCR有正向阻断和导通两个状态。正常电压下，SCR处于阻断态，只有极小的漏电流。当阳极电压超过转折电压VBO时，两个寄生三极管互相正反馈导通，SCR进入低阻态。一旦导通，维持电压Vh可以低至1-2V，而电流可以大到几十安培。

你想想看，1-2V的维持电压意味着什么？意味着SCR导通后的功耗极低，不容易热烧毁。这就是它防护能力强的根本原因。

2.4 三种结构的I-V特性对比

为了让你更直观地理解，我画了一张I-V特性对比图。这张图展示了GGNMOS、GCNMOS和SCR在正向ESD应力下的电流-电压曲线。

从图中你可以看到：

• GGNMOS：触发电压最高（约8V），snapback后维持电压约5V，曲线最“陡”
• GCNMOS：触发电压最低（约5.5V），snapback更早发生，维持电压约4V
• SCR：转折电压约9V，但snapback后维持电压极低（约1.5V），电流能力最强

2.5 选型建议

这三种结构没有绝对的优劣，关键看应用场景。我个人习惯这样选：

• 通用数字IO：GGNMOS就够了，简单可靠，漏电流小
• 高速IO（USB、HDMI等）：GCNMOS更合适，触发快，寄生电容小
• 电源钳位（Power Clamp）：SCR是首选，面积小，泄放能力强
• 射频IO：GGNMOS或二极管串，避免SCR的寄生电容和闩锁风险

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