第三章：元器件布局原则——打好EMC的根基
各位工程师朋友，布局这件事，说难不难，说简单也不简单。我见过太多人一上来就急着走线，结果后面EMC测试不过，回头改布局，那叫一个痛苦。今天咱们聊聊元器件布局的几个核心原则，这些都是我这些年踩坑踩出来的经验。
核心观点：布局决定了EMC性能的80%。走线只是把布局的意图实现出来。布局乱了，神仙也救不了。
3.1 功能分区——先把棋盘画好
布局的第一步，不是放元器件，而是分区。我习惯先把PCB板面分成几个大区：电源区、数字信号区、模拟信号区、接口区、高速区、低速区。就像下围棋，先把棋盘画好，再落子。
为什么要分区？说白了，不同功能的电路对噪声的敏感度和产生噪声的强度都不一样。你把一个开关电源的电感放在MCU旁边，MCU不跑飞才怪。
我的习惯：先在原理图上用不同颜色标注每个模块的功能类型。红色标高速，蓝色标模拟，绿色标电源。这样转到PCB时，一眼就能看出哪些器件该放一起。
分区时要注意几点：
- 接口器件靠板边——连接器、端子这些，尽量放在PCB边缘，方便走线出去
- 电源电路集中放置——DC-DC、LDO这些，放在一起，远离敏感电路
- 晶振和时钟电路——放在板子中央区域，别靠边，别靠接口
- 模拟电路单独成区——ADC、运放这些，用隔离带或挖空处理
3.2 模拟与数字分离——别让数字噪声污染了模拟信号
这个问题我吃过亏。有一次做一款数据采集卡，ADC的采样值老是跳，查了三天，最后发现是数字信号的回流电流穿过了模拟区域的地平面。嗯，从那以后我对模地分离特别敏感。
模拟和数字分离的核心，不是简单地分开放，而是要控制回流路径。数字信号切换时会产生很大的瞬态电流，这个电流如果流经模拟区域的地平面，就会在模拟地上产生压降，直接污染模拟信号。
| 分离方式 | 适用场景 | 注意事项 |
|---|---|---|
| 地平面分割 | 低频模拟（<1MHz） | 分割处不能有信号跨越 |
| 物理隔离带 | 中频模拟（1-10MHz） | 隔离带宽度≥20mil |
| 独立地平面层 | 高频模拟（>10MHz） | 需要多层板支持 |
注意：模拟地和数字地最终要在一点连接，通常是ADC芯片下方。千万别搞成两个完全独立的地，那样反而会出问题。
3.3 高速与低速分离——别让快信号拖慢整个系统
高速信号和低速信号混在一起，就像在高速公路上放了一辆拖拉机。高速信号边沿陡峭，谐波丰富，很容易耦合到旁边的低速线上。低速信号虽然本身不产生多少噪声，但它容易被干扰，一旦被高速信号串扰，就可能误触发。
我一般这样处理：
- 先把所有时钟信号、数据总线、DDR接口这些高速信号找出来
- 把它们集中放在PCB的同一区域，远离板边和接口
- 低速信号（I2C、GPIO、按键等）放在外围区域
- 高速和低速之间留出至少50mil的间距，或者加一条地线隔离
你想想看，一个100MHz的时钟信号，它的3次谐波就是300MHz，5次谐波500MHz。这些高频能量如果耦合到I2C线上，I2C设备可能直接死掉。所以，别小看这个分离原则。
3.4 去耦电容布局——小电容，大学问
去耦电容的布局，我见过太多人随便放。其实这里面的门道很深。电容不是放上去就完事了，关键看它的回路面积。
为什么？因为电容的作用是提供瞬态电流。当芯片内部开关时，需要瞬间从电源抽取电流。如果电容离芯片远，或者回路面积大，那这个电流的路径上就会产生电感，导致电压跌落。
核心原则：去耦电容要尽可能靠近芯片的电源引脚，而且电容的接地端到芯片的地引脚之间的回路要尽可能短。
我个人的布局习惯：
- 0.1μF小电容——放在芯片电源引脚旁边，距离不超过50mil，用短粗的走线连接
- 10μF大电容——放在小电容外侧，可以稍微远一点，但不要超过500mil
- 多个电容并联——不同容值的电容并联，可以覆盖更宽的频率范围
- 电容的接地过孔——每个电容至少配一个接地过孔，而且过孔要靠近电容的接地端
一个小技巧：对于BGA封装的芯片，可以把去耦电容放在PCB背面，正对着芯片的电源引脚。这样走线最短，回路最小。
3.5 晶振与时钟布局——EMC的重灾区
晶振和时钟电路，是EMC问题的重灾区。我做过一个项目，整板辐射超标，最后定位到是晶振的3次谐波从板边辐射出去了。改布局后，辐射直接降了10dB。
晶振布局的几个铁律：
- 晶振要放在板子中央——远离板边、接口、连接器
- 晶振下面不走其他信号线——尤其是高速信号，避免串扰
- 晶振的负载电容要靠近晶振——距离不超过200mil
- 晶振走线要短而直——不要打过孔，不要绕弯
- 晶振周围包地——用一圈地线把晶振围起来，再打一排过孔
为什么会这样？晶振产生的时钟信号是方波，方波的谐波非常丰富。如果晶振靠近板边，这些谐波能量就会通过板边辐射出去，造成EMC超标。如果晶振下面走了其他信号线，这些信号线就会变成天线，把时钟噪声辐射出去。
我曾经踩过的坑：有一次为了节省空间，把晶振放在了PCB的角落，结果辐射测试在3次谐波处超标。后来把晶振移到板子中央，问题就解决了。所以，晶振的位置真的不能将就。
另外，时钟信号的串联电阻（通常是22Ω或33Ω）也要靠近晶振放置。这个电阻的作用是抑制过冲和振铃，减少高频分量。我一般把它放在晶振输出脚和负载电容之间，距离不超过100mil。
小结
布局这件事，说白了就是管理好电流的路径。功能分区让你知道什么东西该放哪里，模拟数字分离让你控制好回流路径，高速低速分离让你避免串扰，去耦电容让你稳住电源，晶振布局让你管住辐射源。
这些原则不是孤立的，它们是相互关联的。比如，你分区做得好，去耦电容的布局自然就顺了；你高速低速分开了，晶振的干扰也就小了。所以，布局的时候要通盘考虑，别只盯着一个点。
好了，这一章就聊到这里。下一章咱们聊聊走线的那些事儿，到时候我会分享一些具体的走线技巧和避坑经验。
公众号:蓝海资料掘金营，微信deep3321