3、波导工艺良率：单晶硅波导刻蚀工艺控制、多晶硅波导沉积与平坦化、波导侧壁粗糙度与散射损耗控制
波导工艺，说白了就是硅光芯片的"血管"制造。血管不通，芯片就废了。我做了这么多年工艺整合，见过太多因为波导良率翻车的案例。今天咱们就聊聊这三个核心痛点：单晶硅刻蚀、多晶硅沉积、还有那个让人头疼的侧壁粗糙度。
3.1 单晶硅波导刻蚀工艺控制
单晶硅波导刻蚀，是硅光工艺里最考验功夫的环节之一。为什么？因为你要在几百纳米的尺度上，刻出近乎完美的垂直侧壁。
核心指标：刻蚀深度均匀性 < 3%，侧壁角度 88°-92°，底部微沟槽深度 < 10nm。
我个人习惯把刻蚀工艺分成三步走：
- 掩膜准备：通常用SiO₂或SiNₓ做硬掩膜。厚度要够，但不能太厚——太厚了刻蚀负载效应会加重。
- 主刻蚀：采用HBr/Cl₂/O₂混合气体。HBr提供各向异性，Cl₂保证速率，O₂用来钝化侧壁。
- 过刻蚀：这一步很多人忽略。其实过刻蚀10%-20%能有效消除底部残留，但过头了会挖出坑来。
我在项目中遇到过一件事：某批次波导损耗突然飙升到8 dB/cm，查了半天发现是刻蚀机台的聚焦环老化了，导致离子入射角偏了2°。你想想看，2°的偏差，侧壁粗糙度直接翻倍。从那以后，我要求每25片必须做一次侧壁角度抽检。
避坑指南：我曾经因为刻蚀气体流量配比没调好，导致波导底部出现了"扇贝纹"。后来发现是O₂流量偏高了5 sccm，侧壁钝化层太厚，刻蚀速率不均匀。记住：O₂流量每调1 sccm，侧壁角度会变化约0.3°。
3.2 多晶硅波导沉积与平坦化
多晶硅波导，主要用于耦合器和分束器。它的难点在于：沉积的均匀性和平坦化后的表面质量。
沉积工艺我推荐LPCVD（低压化学气相沉积），温度控制在580°C-620°C。温度低了，晶粒太小，损耗大；温度高了，晶粒太大，表面粗糙。
| 沉积温度 | 晶粒尺寸 | 表面粗糙度 (RMS) | 适用场景 |
|---|---|---|---|
| 560°C | < 20 nm | 1.2 nm | 低损耗波导 |
| 600°C | 30-50 nm | 0.8 nm | 标准波导 |
| 640°C | > 80 nm | 1.5 nm | 不推荐 |
平坦化这块，CMP（化学机械抛光）是关键。嗯，这里要注意：多晶硅的CMP和单晶硅完全不同。多晶硅有晶界，抛光速率不均匀，容易产生"碟形凹陷"。
我建议的CMP参数：
- 抛光压力：2-3 psi（不要超过3.5 psi，否则晶界处会过度抛光）
- 抛光液：碱性硅溶胶，pH 10.5-11.0
- 抛光垫：硬质聚氨酯垫（软垫容易导致凹陷）
警告：多晶硅波导的平坦化，最怕的就是"过抛光"。一旦抛光过头，波导厚度变薄，有效折射率偏移，整个器件的性能就漂了。我建议每抛光30秒就测一次厚度，宁可多走几步，也不要一步到位。
3.3 波导侧壁粗糙度与散射损耗控制
这是波导工艺里最玄学、也最致命的问题。侧壁粗糙度每增加1 nm，散射损耗可能翻倍。为什么？因为光在波导里传播，遇到粗糙的侧壁就会散射出去。
侧壁粗糙度的来源主要有三个：
- 光刻胶边缘粗糙：光刻胶本身就有线边缘粗糙度（LER），一般3-5 nm。
- 刻蚀过程中的离子轰击：高能离子会把侧壁打得坑坑洼洼。
- 聚合物再沉积：刻蚀副产物重新附着在侧壁上，形成"毛刺"。
怎么控制？我总结了三板斧：
- 第一板斧：优化光刻工艺。用高对比度光刻胶，曝光后做一次O₂等离子体处理，能降低LER到2 nm以下。
- 第二板斧：刻蚀参数调优。降低偏压功率，从原来的200W降到150W，离子能量低了，侧壁损伤就小了。
- 第三板斧：后处理。刻蚀完成后，做一次稀HF清洗（1:100，30秒），能去掉侧壁上的聚合物残留。
实测数据：我做过一组对比实验。未优化工艺的波导，侧壁粗糙度RMS=4.8 nm，损耗7.2 dB/cm。优化后（光刻胶优化+低偏压刻蚀+HF清洗），粗糙度降到1.6 nm，损耗降到1.8 dB/cm。效果立竿见影。
你可能会问：能不能用热氧化来平滑侧壁？可以，但要注意。热氧化会消耗一部分硅，波导尺寸会变化。我建议只做薄层氧化（5-10 nm），既能平滑侧壁，又不会明显改变波导尺寸。
个人经验：我曾经试过用H₂退火来平滑侧壁。800°C、30分钟，侧壁粗糙度从3.2 nm降到了1.1 nm。但代价是波导顶部会圆角化，对某些器件（如MMI）影响很大。所以，退火工艺要慎用，最好先做仿真评估。
3.4 本章知识体系
下面这张图，是我自己整理的波导工艺良率控制逻辑。你看一眼，心里就有谱了。
最后说一句：波导工艺良率，没有捷径。就是靠一次次实验、一次次测量、一次次微调堆出来的。我做了十年工艺整合，最深的体会就是——细节决定成败，数据说话。