硅光工艺平台基础：SOI晶圆、CMOS兼容工艺、关键工艺步骤
各位好，我是老张。在硅光领域摸爬滚打了十几年，今天咱们聊聊最基础的东西——工艺平台。你可能会觉得，工艺嘛，交给代工厂就行了。但说实话，不懂工艺的设计师，做出来的结构往往很难一次成功。我自己就吃过这个亏。
SOI晶圆：硅光工艺的“地基”
SOI，全称Silicon-on-Insulator，中文叫“绝缘体上硅”。说白了，它就像一块三明治：顶层是单晶硅（器件层），中间是二氧化硅（埋氧层，BOX），底层是硅衬底。
为什么硅光非要用SOI？我刚开始也纳闷，用普通硅片不行吗？后来才明白，光在硅里传播，需要高折射率差来约束光场。顶层硅（通常220nm厚）和埋氧层（通常2μm厚）的折射率差足够大，光才能老老实实待在波导里。
关键参数：
- 顶层硅厚度：220nm ± 10nm（这是主流工艺，也有150nm或340nm的）
- 埋氧层厚度：2μm（太薄会漏光到衬底）
- 衬底电阻率：>10 Ω·cm（减少高频损耗）
嗯，这里要注意。SOI晶圆的顶层硅厚度均匀性，直接决定了你的波导有效折射率。我遇到过一批晶圆，厚度偏差到了±15nm，结果MMI分束器的分束比直接偏了5%。所以，选晶圆供应商时，一定要看他们的厚度均匀性数据。
CMOS兼容工艺：为什么非它不可？
CMOS兼容，说白了就是你的硅光工艺，能直接放进现有的CMOS产线里跑。为什么要这样？因为成本。
你想想看，建一条专用的硅光产线，动辄几十亿。而CMOS产线全球遍地都是。只要你的工艺不引入金、银等“脏”金属，不破坏CMOS的工艺流程，代工厂就愿意接你的活。
我个人习惯把CMOS兼容工艺分成两类：
- 前道兼容：在晶体管制造之前或之间完成硅光器件。比如先刻蚀硅波导，再做晶体管。好处是光器件和电路靠得近，寄生小。坏处是工艺步骤互相牵制。
- 后道兼容：在晶体管做完之后，再在金属层之间做硅光器件。比如用多晶硅或氮化硅做波导。好处是不影响晶体管性能，但光器件性能会差一些。
我的经验：如果你做的是高速调制器或探测器，尽量选前道兼容。如果是无源器件（比如分束器、耦合器），后道兼容也能凑合。我曾经在一个项目中，为了赶时间用了后道兼容，结果调制器的带宽死活上不去，最后只能重新流片。
关键工艺步骤：从晶圆到芯片
硅光工艺的核心，其实就是“刻蚀”和“沉积”。我把它拆成几个关键步骤，你一看就明白。
1. 光刻
光刻决定了你的图形长什么样。硅光器件的最小线宽通常在130nm到500nm之间，用深紫外光刻（DUV）就够了。但要注意，光刻胶的选择很关键。我建议用正胶，显影后图形更干净。
2. 刻蚀
刻蚀是把光刻胶上的图形转移到硅层上。硅光工艺主要用干法刻蚀（ICP-RIE）。刻蚀深度要精确控制，比如刻220nm的波导，过刻10nm都会导致有效折射率变化。
避坑指南：我曾经遇到过刻蚀侧壁粗糙的问题，导致波导损耗从2dB/cm飙升到8dB/cm。后来发现是刻蚀气体比例不对。记住，Cl₂和HBr的比例要调好，侧壁角度控制在85°-90°之间。
3. 沉积
沉积用于制作上包层（比如SiO₂）或金属电极。PECVD是主流方法。沉积温度要控制在300°C以下，否则会影响铝互连线的可靠性。
4. 化学机械抛光（CMP）
CMP用于平坦化表面。硅光工艺中，CMP的质量直接影响后续光刻的焦深。我建议CMP后的表面粗糙度控制在0.5nm以下。
5. 金属化
金属化用于制作电极和互连线。硅光工艺常用铝或铜。注意，金属和硅的接触电阻要尽量小，否则调制器的RC常数会很大。
知识体系总览
下面这张图，是我自己整理的硅光工艺平台知识框架。你可以把它当作一个“地图”，随时回来对照。
工艺参数速查表
下面这个表，是我平时做设计时经常翻的。你最好也存一份。
| 工艺步骤 | 关键参数 | 典型值 | 注意事项 |
|---|---|---|---|
| 光刻 | 最小线宽 | 130nm - 500nm | 深紫外光刻即可，注意对准精度 |
| 刻蚀 | 刻蚀深度 | 220nm ± 5nm | 过刻会导致有效折射率偏移 |
| 刻蚀 | 侧壁角度 | 85° - 90° | 角度太小会增加散射损耗 |
| 沉积 | 沉积温度 | < 300°C | 温度过高会影响铝互连 |
| CMP | 表面粗糙度 | < 0.5nm | 粗糙度影响光刻焦深 |
| 金属化 | 接触电阻 | < 1×10⁻⁶ Ω·cm² | 接触电阻大，调制器带宽受限 |
一个小技巧：在做跨层耦合结构设计时，我建议你先和代工厂的工艺工程师聊一聊。问清楚他们的刻蚀速率、选择比、以及CMP的平坦化能力。这些数据往往不会写在工艺手册里，但却是设计成败的关键。
好了，这一章就聊到这儿。硅光工艺平台是后面所有设计的基础。你把它吃透了，后面讲耦合结构、波导设计时，就会轻松很多。