FPGA内存控制器与RISC-V总线接口设计
📚 共计 30 章节
第01章
课程导论：FPGA内存控制器与RISC-V总线接口概述
课程目标与学习路径 · 所需工具与环境准备
导论
概述
第02章
RISC-V架构基础
RISC-V指令集概述 · 特权架构与机器模式 · 总线接口协议简介
RISC-V
基础
第03章
FPGA内存控制器基础
内存控制器核心功能 · SDRAM/DDR时序 · Block RAM vs 外部DRAM
内存
FPGA
第04章
AXI4总线协议详解
通道与握手机制 · 地址/数据/控制 · 突发与乱序 · AXI4-Lite/Stream
AXI4
协议
第05章
TileLink总线协议详解
通道与消息类型 · UL/UH/C一致性 · 与AXI4异同
TileLink
一致性
第06章
RISC-V总线接口设计（一）
Lite接口 · 地址译码 · 读/写事务 · 状态机设计
接口
Lite
第07章
RISC-V总线接口设计（二）
Full接口 · 突发传输 · 原子操作(AMO) · 错误响应与重试
Full
AMO
第08章
FPGA内存控制器设计（一）
初始化序列与状态机 · 刷新控制器 · 命令调度器
控制器
状态机
第09章
FPGA内存控制器设计（二）
读写数据通路 · FIFO与跨时钟域 · ECC校验与纠错
数据通路
ECC
第10章
FPGA内存控制器设计（三）
多端口内存控制器 · 仲裁与优先级 · QoS保证
多端口
QoS
第11章
AXI4到内存控制器桥接
协议转换 · 地址映射与对齐 · 数据宽度转换 · 时钟域同步
桥接
AXI4
第12章
TileLink到内存控制器桥接
协议转换 · 一致性消息处理 · 缓存一致性集成
TileLink
桥接
第13章
RISC-V缓存子系统设计
Cache控制器 · 写策略 · 一致性协议(MSI/MESI)
Cache
一致性
第14章
内存控制器性能优化
流水线 · 预取与写合并 · Bank管理与行策略
优化
性能
第15章
时序分析与约束
输入/输出延迟 · 跨时钟域同步 · 静态时序分析
时序
约束
第16章
验证策略与仿真环境
UVM框架 · 总线功能模型(BFM) · 覆盖率驱动验证
验证
UVM
第17章
FPGA原型验证
开发板选型 · 硬件调试 · ILA与逻辑分析仪
原型
调试
第18章
综合与实现
逻辑综合 · 布局布线 · 时序收敛技巧
综合
实现
第19章
功耗分析与优化
动态/静态功耗 · 时钟门控 · 低功耗内存控制器
功耗
低功耗
第20章
高级主题
多核缓存一致性 · 虚拟内存与页表遍历 · 安全特性
高级
多核
第21章
项目实战（一）
系统需求分析 · 架构设计 · 模块划分与接口定义
实战
架构
第22章
项目实战（二）
RISC-V总线接口RTL实现 · 仿真验证与调试
RTL
仿真
第23章
项目实战（三）
内存控制器RTL实现 · 仿真验证与调试
RTL
内存
第24章
项目实战（四）
系统集成与顶层连接 · 综合与实现
集成
综合
第25章
项目实战（五）
FPGA板级调试 · 性能测试 · 问题排查与优化
板级
调试
第26章
AXI4性能分析工具
延迟/带宽测量 · 协议检查器 · 性能计数器
AXI4
性能
第27章
TileLink性能分析工具
一致性协议调试 · 消息跟踪 · 性能分析
TileLink
分析
第28章
内存控制器测试方法
内存压力测试 · 边界条件 · 错误注入测试
测试
压力
第29章
RISC-V SoC集成
系统总线互联 · 外设集成 · 启动流程
SoC
集成
第30章
课程总结与展望
技术趋势 · 开源生态 · 未来发展方向
总结
展望