01
时序约束基础
什么是时序约束？为什么FPGA设计需要时序约束？时序约束与系统稳定性的关系。
基础概念
02
时序路径分析
FPGA中的四种时序路径（输入到寄存器、寄存器到寄存器、寄存器到输出、输入到输出），建立时间与保持时间。
STA路径
03
主时钟约束
create_clock命令详解，时钟周期、占空比、相位偏移的设置，单端时钟与差分时钟约束。
时钟SDC
04
生成时钟约束
create_generated_clock命令，分频时钟、倍频时钟、相移时钟的约束方法，主时钟与生成时钟的关系。
生成时钟PLL
05
时钟组与异步时钟
set_clock_groups命令，异步时钟域的识别与约束，false_path与max_delay/delay的配合使用。
异步CDC
06
输入延迟约束
set_input_delay命令，系统同步与源同步接口的区别，最小延迟与最大延迟的设置。
IO约束input
07
输出延迟约束
set_output_delay命令，输出接口的时序模型，外部器件建立/保持时间与输出延迟的关系。
IO约束output
08
伪路径约束
set_false_path命令，跨时钟域同步器的约束，复位信号的伪路径设置，测试端口的约束。
例外false_path
09
多周期路径约束
set_multicycle_path命令，慢速逻辑与快速逻辑的匹配，数据使能信号的多周期处理。
多周期MCP
10
最大/最小延迟约束
set_max_delay与set_min_delay命令，异步信号握手约束，总线接口的时序收敛。
max_delay握手
11
时序例外优先级
不同时序约束的优先级规则，overlap约束的处理，约束冲突的排查方法。
优先级冲突
12
时序约束文件管理
SDC文件结构，Tcl脚本化约束管理，多版本约束文件的维护。
SDCTcl
13
时序分析基础
静态时序分析(STA)原理，建立时间余量与保持时间余量的计算，最差路径与关键路径分析。
STA余量
14
时序报告解读
时序报告的关键字段，setup/hold violation的分析方法，跨时钟域路径的报告解读。
报告violation
15
时序收敛策略
流水线插入、逻辑复制、寄存器平衡、面积换速度等常用时序优化方法。
优化收敛
16
RISC-V架构概述
RISC-V指令集架构特点，经典五级流水线结构，哈佛架构与冯诺依曼架构对比。
RISC-V流水线
17
RISC-V核心模块
取指模块(IF)、译码模块(ID)、执行模块(EX)、访存模块(MEM)、写回模块(WB)。
模块五级
18
RISC-V流水线冒险
结构冒险、数据冒险、控制冒险的产生原因与解决方法，转发技术(Forwarding)。
冒险转发
19
RISC-V存储子系统
指令缓存与数据缓存设计，Cache一致性，TCM紧耦合内存的时序约束。
CacheTCM
20
RISC-V总线接口
AXI4/AXI4-Lite总线协议，总线时序约束，多主多从系统的时序收敛。
AXI总线
21
RISC-V中断与异常
中断控制器(PLIC/CLIC)的时序约束，异常处理路径的时序分析。
中断PLIC
22
RISC-V调试接口
JTAG调试模块的时序约束，调试模式与正常运行模式的时序切换。
JTAG调试
23
RISC-V系统时钟方案
多时钟域划分，时钟门控与时钟切换的时序约束，动态频率调整的时序处理。
时钟域门控
24
RISC-V复位方案
异步复位同步释放，复位网络的时序约束，局部复位与全局复位的选择。
复位异步
25
RISC-V功耗管理
时钟门控、电源门控的时序影响，低功耗模式的时序约束，动态电压频率调整(DVFS)。
低功耗DVFS
26
系统级时序验证
全芯片时序收敛，顶层约束与模块级约束的整合，sign-off标准。
Sign-off验证
27
时序约束自动化
Tcl脚本自动化生成约束，基于RTL分析的约束建议，机器学习辅助时序收敛。
自动化Tcl
28
常见时序问题与调试
时序违例的根因分析，温度电压工艺角的影响，调试技巧与工具使用。
调试PVT
29
RISC-V系统稳定性测试
压力测试、边界测试、随机指令测试，时序裕量与系统可靠性的关系。
测试可靠性
30
综合案例：从RTL到GDS
完整时序约束流程，RISC-V SoC的时序收敛实战，项目经验总结。
实战SoC