3. RISC-V核心架构：基础整数指令集（RV32I）、寄存器模型、异常与中断机制
好，咱们今天聊聊RISC-V最核心的东西——RV32I基础整数指令集。说实话，这部分是整个SoC设计的基石。你想想看，无论后面加多少扩展，乘法也好、向量也罢，最终都得回到这几十条指令上来。
我个人习惯把RV32I看作是一把瑞士军刀。它不花哨，但够用。我在做第一个RISC-V项目时，就只用了RV32I，跑了个RTOS，效果还不错。说白了，这就是RISC-V的精髓——精简到极致，但功能完整。
3.1 RV32I指令集概览
RV32I一共只有47条指令（算上伪指令也就50多条）。对比ARM的几百条，这简直是小清新。但你别小看它，这47条指令覆盖了：
- 算术运算：ADD、SUB、ADDI、SLT等
- 逻辑运算：AND、OR、XOR、ANDI等
- 移位操作：SLL、SRL、SRA
- 内存访问：LB、LH、LW、SB、SH、SW
- 分支跳转：BEQ、BNE、JAL、JALR等
- 系统指令：ECALL、EBREAK、FENCE
核心要点：RV32I是RISC-V的强制基础。任何声称兼容RISC-V的处理器，都必须实现RV32I。这是底线，没得商量。
嗯，这里要注意一点。RV32I里没有乘法指令。为什么？因为乘法不是基础需求。如果你需要乘法，可以加M扩展。这种模块化设计，说白了就是让你按需定制，不浪费门电路。
3.2 寄存器模型
RISC-V的寄存器模型，我个人觉得是它最优雅的设计之一。32个通用寄存器，每个32位宽，编号x0到x31。
但这里有个坑——x0。它永远返回0。写x0？数据直接丢弃。我在项目中遇到过新手把目标寄存器写成x0，结果调试了半天才发现数据没写进去。嗯，这种错误，犯过一次就记住了。
| 寄存器 | ABI名称 | 用途 | 是否被调用者保存 |
|---|---|---|---|
| x0 | zero | 硬连线0 | - |
| x1 | ra | 返回地址 | 否 |
| x2 | sp | 栈指针 | 是 |
| x3 | gp | 全局指针 | - |
| x4 | tp | 线程指针 | - |
| x5-x7 | t0-t2 | 临时寄存器 | 否 |
| x8 | s0/fp | 保存寄存器/帧指针 | 是 |
| x9 | s1 | 保存寄存器 | 是 |
| x10-x17 | a0-a7 | 函数参数/返回值 | 否 |
| x18-x27 | s2-s11 | 保存寄存器 | 是 |
| x28-x31 | t3-t6 | 临时寄存器 | 否 |
避坑指南：我曾经在写上下文切换代码时，忘了保存s0-s11这些被调用者保存的寄存器。结果函数返回后，调用方的数据全乱了。记住：临时寄存器（t0-t6）随便用，但保存寄存器（s0-s11）用之前必须保存，用完恢复。
3.3 异常与中断机制
异常和中断，说白了就是处理器被"打断"了。异常是内部事件（比如除零、非法指令），中断是外部事件（比如定时器、外设请求）。
RISC-V的异常处理设计得很干净。它用CSR（控制状态寄存器）来管理这一切。核心的CSR有：
- mtvec：异常向量基地址。告诉处理器异常来了去哪找处理代码。
- mcause：异常原因。0=指令地址不对齐，1=指令访问错误，2=非法指令...等等。
- mepc：异常返回地址。处理完异常后，从这里继续执行。
- mstatus：机器状态。控制全局中断使能等。
你想想看，当异常发生时，硬件自动做三件事：
- 把当前PC保存到mepc
- 把异常原因写入mcause
- 跳转到mtvec指向的地址
就这么简单。没有复杂的模式切换，没有自动压栈。RISC-V把主动权交给了软件。我个人很喜欢这种设计——硬件做最少的事，软件做最灵活的事。
警告：RISC-V的中断是"精确中断"。这意味着在中断发生时，所有之前的指令都必须已经提交，所有之后的指令都不能产生任何影响。这个特性对调试非常友好。我在做乱序执行处理器时，就靠这个特性来保证异常处理的正确性。
3.4 知识体系结构图
下面这张图，是我梳理的RV32I核心知识体系。你可以把它当作学习路线图：
3.5 代码示例：异常处理
光说不练假把式。咱们看一段实际的异常处理代码。这是我在一个IoT项目中用过的：
# 异常向量表入口
.section .text.trap
.global trap_handler
trap_handler:
# 保存上下文
csrrw sp, mscratch, sp # 交换栈指针
addi sp, sp, -32
sw x1, 0(sp)
sw x2, 4(sp)
sw x3, 8(sp)
# ... 保存更多寄存器
# 读取异常原因
csrr t0, mcause
li t1, 2 # 非法指令异常码
beq t0, t1, handle_illegal
li t1, 11 # 环境调用异常码
beq t0, t1, handle_ecall
# 默认处理：死循环
j trap_loop
handle_illegal:
# 非法指令处理
# 从mepc读取出错指令地址
csrr t0, mepc
lw t1, 0(t0) # 读取非法指令
# 记录日志，然后跳过该指令
addi t0, t0, 4
csrw mepc, t0
j trap_return
handle_ecall:
# 系统调用处理
# 参数在a0-a7中
# 根据a7（系统调用号）分发
# ...
j trap_return
trap_return:
# 恢复上下文
lw x1, 0(sp)
lw x2, 4(sp)
lw x3, 8(sp)
addi sp, sp, 32
csrrw sp, mscratch, sp
mret # 返回异常现场个人经验：这段代码里有个细节——我用mscratch来保存原始栈指针。为什么？因为异常发生时，sp可能指向用户栈，而用户栈可能不可靠（比如栈溢出）。mscratch提供了一个"安全屋"，确保异常处理代码有可靠的栈可用。这个技巧，我在多个项目中都用过，效果很好。
3.6 避坑指南
最后，分享几个我踩过的坑：
- mret vs ret：mret用于从机器模式异常返回，ret用于普通函数返回。混用会导致不可预测的行为。我曾经在异常处理末尾写了ret而不是mret，结果程序直接跑飞了。
- 中断嵌套：RISC-V默认不自动关闭中断。如果你在中断处理中又来了中断，就会嵌套。这需要软件处理。我建议新手先关全局中断，等处理完再开。
- WARL字段：CSR寄存器中有很多WARL（Write Any Read Legal）字段。意思是你可以写任何值，但读回来的可能是另一个值。这取决于硬件实现。写代码时别假设写什么就能读回什么。
好了，RV32I的核心内容就这些。记住：指令集是骨架，寄存器是血肉，异常中断是神经系统。三者配合，才能构成一个完整的处理器核心。