第2章开发环境搭建

开发环境搭建：工欲善其事，必先利其器

说实话，每次开始一个新项目，我最头疼的就是搭环境。但没办法，这步绕不过去。你想想看，没有趁手的工具，再牛的架构也跑不起来。今天我就带你把这套RISC-V开发环境给捋顺了。

我个人习惯把环境分成三块：FPGA综合工具、仿真工具、RISC-V工具链。咱们一块一块来啃。

核心思路：用Vivado或Quartus做综合布线，用Verilog仿真器做功能验证，用RISC-V GCC做软件编译。三者配合，才能让我们的CPU真正跑起来。

一、FPGA综合工具：Vivado vs Quartus

做CPU设计，你得先把RTL代码变成能在FPGA上跑的比特流。这一步靠的就是综合工具。目前主流就两家：Xilinx的Vivado和Intel的Quartus。

我个人更偏爱Vivado一些。为什么？它的综合引擎对时序分析更友好，调试起来方便。但Quartus也有优势，尤其是用Cyclone系列芯片时，资源利用率往往更高。

我的建议：如果你刚开始学，用Vivado就好。Xilinx的Artix-7系列开发板性价比高，社区资源也多。我当年就是拿Nexys4 DDR板子入的门，踩过的坑现在都变成经验了。

安装时注意几点：

版本选择：别追最新版。Vivado 2020.1或2021.1就很稳，我遇到过2022.1的IP核兼容性问题，折腾了两天。
磁盘空间：Vivado全装要60GB+，Quartus也要30GB+。别装C盘，血的教训。
许可证：Vivado WebPACK版免费，够用了。Quartus Lite版也是免费的。

二、Verilog仿真工具：验证是设计的灵魂

写CPU最怕什么？功能不对。仿真工具就是你的第一道防线。我见过太多人直接上板调，结果烧了芯片还不知道错在哪。

常用的仿真工具有这些：

工具名称	类型	适用场景	我的评价
ModelSim/Questa	商业	中小规模设计	上手快，调试界面友好
VCS	商业	大规模SoC	速度快，但贵，学生用不到
iverilog + GTKWave	开源	学习/小项目	免费，够用，我经常用
Verilator	开源	高性能仿真	把Verilog转C++，跑得飞快

对于咱们这个课程，我推荐你用iverilog + GTKWave的组合。为什么？

免费开源，没有许可证烦恼
支持SystemVerilog的大部分语法
GTKWave看波形够用了
跨平台，Windows/Linux/macOS都能跑

注意：iverilog对SystemVerilog的支持不是100%完整。如果你用到interface、assertion这些高级特性，可能会报错。这时候可以换Verilator或者直接用Vivado自带的仿真器。

安装iverilog很简单：

# Ubuntu/Debian
sudo apt-get install iverilog gtkwave

# macOS (Homebrew)
brew install icarus-verilog
brew install gtkwave

# Windows
# 去 http://bleyer.org/icarus/ 下载安装包

写个简单的testbench试试：

// testbench.v
module tb_top;
    reg clk = 0;
    always #5 clk = ~clk;  // 100MHz时钟
    
    initial begin
        $dumpfile("wave.vcd");
        $dumpvars(0, tb_top);
        #1000 $finish;
    end
    
    // 实例化你的CPU
    // cpu u_cpu (.clk(clk), ...);
endmodule

运行仿真：

iverilog -o simv testbench.v cpu.v
vvp simv
gtkwave wave.vcd

嗯，看到波形图的那一刻，你会觉得一切都值了。

三、RISC-V工具链：让CPU听懂你的代码

CPU设计好了，总得跑点程序吧？RISC-V工具链就是把C代码编译成CPU能执行的机器码。

工具链的核心组件：

riscv-gcc：编译器，把C转成汇编
riscv-binutils：汇编器、链接器
riscv-newlib：C标准库的嵌入式版本

安装方式有两种：

方式一：直接下载预编译包（推荐）

去SiFive官网或者GitHub上找预编译好的工具链。我一般用这个：

# 下载 riscv64-unknown-elf-gcc
# 解压后加到PATH里
export PATH=$PATH:/opt/riscv/bin

# 验证安装
riscv64-unknown-elf-gcc --version

方式二：源码编译（不推荐新手尝试）

说实话，我第一次编译工具链花了整整一个下午。依赖关系复杂，还容易出错。除非你有特殊需求，否则别折腾。

# 如果你非要编译...
git clone https://github.com/riscv-collab/riscv-gnu-toolchain
cd riscv-gnu-toolchain
./configure --prefix=/opt/riscv --with-arch=rv32im
make -j4

避坑指南：我曾经在编译时忘了指定--with-arch，结果默认编译了RV64版本。我的CPU是RV32的，机器码完全不兼容。白忙活半天。所以一定要确认你的CPU是32位还是64位。

写个简单的C程序测试一下：

// test.c
int main() {
    int a = 1, b = 2;
    int c = a + b;
    return c;
}

riscv64-unknown-elf-gcc -march=rv32im -mabi=ilp32 -o test.elf test.c
riscv64-unknown-elf-objdump -d test.elf  # 反汇编看看

看到汇编输出里那些addi、lw、sw指令了吗？这就是你的CPU将要执行的代码。

四、环境验证：跑通第一个Hello World

工具都装好了，怎么知道能不能用？我习惯写一个最小的验证流程：

用Vivado/Quartus新建一个空工程，添加一个简单的计数器模块
用iverilog写testbench仿真计数器
用RISC-V工具链编译一个简单的加法程序
把生成的机器码加载到仿真里的CPU模型中

如果这四步都能跑通，恭喜你，环境搭建完成了。接下来就可以正式开始设计我们的RISC-V流水线CPU了。

记住：环境搭建不是一次性的。随着项目深入，你可能需要添加新的IP核、更新工具版本、调试仿真脚本。保持耐心，每个工程师都是从搭环境开始的。

📚 课程目录

开发环境搭建：工欲善其事，必先利其器

一、FPGA综合工具：Vivado vs Quartus

二、Verilog仿真工具：验证是设计的灵魂

三、RISC-V工具链：让CPU听懂你的代码

四、环境验证：跑通第一个Hello World