1. 交易系统概述：高频与低延迟的核心
各位同学，欢迎来到《交易系统FPGA与CPU协同设计实战》的第一章。我是你们这门课的老朋友，一个在低延迟交易领域摸爬滚打了十几年的FPGA工程师。今天咱们先不急着写代码，而是把地基打牢——聊聊高频交易和低延迟交易到底是怎么回事，以及为什么FPGA在这个领域里能大放异彩。
说实话，我刚入行的时候，也觉得交易系统就是“买低卖高”嘛，能有多复杂？直到我第一次看到纳秒级的竞争，才明白这里面的门道有多深。嗯，咱们慢慢来。
1.1 高频交易 vs 低延迟交易：别搞混了
很多人把这两个词混着用，其实它们有区别。
- 高频交易（HFT）：说白了，就是靠极快的速度，在极短的时间内（毫秒甚至微秒级别）完成大量买卖。它吃的是“速度饭”——谁先抢到订单，谁就赚钱。策略通常比较简单，比如做市、套利。
- 低延迟交易：范围更广。它不一定是高频，但每一笔交易都要求延迟极低。比如一些量化基金，策略可能持仓几小时甚至几天，但下单那一刻，延迟必须控制在微秒级。为什么？因为市场行情瞬息万变，晚1微秒，成交价可能就差了好几个tick。
我在项目中遇到过一家做市商，他们要求从行情数据到达FPGA，到生成订单发出去，总延迟不能超过500纳秒。你想想看，500纳秒，光在铜线里也就跑个100米。这种场景，CPU根本扛不住。
1.2 交易系统的核心指标：延迟、吞吐量、确定性
评价一个交易系统好不好，主要看三个指标。我习惯把它们叫做“铁三角”。
| 指标 | 定义 | 交易场景要求 | 我的经验 |
|---|---|---|---|
| 延迟 | 从事件发生到系统响应的时间差 | 通常要求 < 1微秒（硬件路径） | 我曾经优化一个解析模块，把延迟从120ns压到85ns，就为了抢那35ns的优势 |
| 吞吐量 | 单位时间内能处理的订单/行情数量 | 通常要求 > 100万笔/秒 | CPU在10万笔/秒就开始抖了，FPGA轻松跑满线速 |
| 确定性 | 每次操作的延迟是否稳定，抖动（jitter）是否可控 | 抖动通常要求 < 100纳秒 | 这是最容易被忽视的。CPU有中断、缓存miss，延迟忽高忽低，FPGA是硬连线，稳如老狗 |
为什么会这样？因为交易是竞争性的。你平均延迟100ns，但偶尔一次跳到500ns，那一次可能就让你错过一笔大单。FPGA的优势就在于——它几乎没有抖动。
1.3 FPGA在交易系统中的应用优势
好，咱们来聊聊重头戏。为什么FPGA能在交易系统里占据半壁江山？我总结了四点，都是我在实际项目中反复验证过的。
1.3.1 硬件级并行，真正的“同时”处理
CPU是顺序执行的，哪怕有多个核心，线程切换也有开销。FPGA不一样，它内部是真正的并行硬件。你可以同时解析10个数据流、同时计算多个指标、同时检查风控规则。我做过一个行情解析模块，用FPGA可以同时处理8个交易所的行情，延迟加起来不到200ns。换成CPU，光上下文切换就够喝一壶的。
1.3.2 超低且确定的延迟
FPGA没有操作系统，没有中断，没有缓存miss。从输入到输出，路径是固定的。我记得有一次调试一个UDP解析模块，从网口收到数据包到提取出价格字段，只用了6个时钟周期（在250MHz下就是24ns）。这种确定性，CPU永远做不到。
1.3.3 线速处理，吞吐量无上限
FPGA的处理速度可以跟网络接口速率完全匹配。比如100Gbps的网口，FPGA可以做到每个时钟周期处理一个数据包，绝不丢包。CPU呢？到了40Gbps就开始拼命丢包了。我见过不少交易公司，网络升级到100G后，CPU方案直接崩溃，只能换FPGA。
1.3.4 灵活的硬件定制
FPGA可以让你“造”出最适合自己策略的硬件。比如，你可以把复杂的期权定价模型直接做成流水线硬件，一个时钟周期出一个结果。我在一个项目中，把Black-Scholes模型用HLS实现，延迟从CPU的3微秒降到了FPGA的80纳秒。客户当时就震惊了。
1.4 知识体系总览：一张图看懂
下面这张图是我自己画的，把本章的核心逻辑串了起来。你可以看到，交易系统的三大指标（延迟、吞吐量、确定性）如何驱动我们选择FPGA，而FPGA的四大优势又如何支撑起低延迟交易的需求。
你看，从三大指标出发，自然就引向了FPGA。而FPGA的四大优势，最终又汇聚到我们这门课的主题——FPGA与CPU协同设计。说白了，就是让硬件做硬件擅长的事，软件做软件擅长的事。
1.5 一个简单的例子：行情解析的延迟对比
光说理论没意思，咱们看个具体的。假设要从一个UDP数据包里提取出“最新成交价”这个字段。
CPU做法（伪代码）：
// 从网卡缓冲区读取数据包
char* packet = read_from_nic();
// 解析以太网头、IP头、UDP头
parse_eth(packet);
parse_ip(packet);
parse_udp(packet);
// 提取应用层字段
uint64_t price = extract_price(packet);
// 总延迟：约 1-3 微秒（含中断、拷贝、协议栈开销）FPGA做法（硬件流水线）：
// 每个时钟周期处理一个字节
// 状态机直接解析协议头
// 匹配到价格字段时，直接输出
// 总延迟：约 6-10 个时钟周期（@250MHz = 24-40纳秒）当然，FPGA开发比CPU难得多。你写一个CPU程序可能一天就搞定了，FPGA可能要一周。但为了那几十纳秒的优势，一切都值得。我在项目中经常说一句话：“在交易领域，纳秒就是金钱”。
1.6 本章小结
好，咱们把第一章的内容捋一捋：
- 高频交易是低延迟交易的一种极端形式，核心都是“快”。
- 交易系统的三大指标：延迟、吞吐量、确定性。其中确定性最容易被忽视，但恰恰是FPGA的强项。
- FPGA的四大优势：并行、低延迟、线速、可定制。这些优势让它成为低延迟交易的首选硬件平台。
- 实际系统中，FPGA负责数据面，CPU负责控制面，两者协同工作。
下一章，我会带大家深入FPGA的开发环境，聊聊怎么搭建一个真正能跑在交易场景下的硬件平台。咱们到时候见。