第2章开发环境搭建

2. 开发环境搭建：Vivado/Quartus安装、仿真工具配置、版本控制与项目管理

做低延迟交易FPGA，第一件事不是写代码，而是把开发环境收拾利索。我见过太多人，上来就敲代码，结果仿真跑不通、版本乱成一锅粥，最后连问题出在哪都找不到。说白了，环境搭得好，后面能省一半的力气。

2.1 开发工具的选择：Vivado vs Quartus

目前主流的两大FPGA厂商，Xilinx（现在叫AMD）和Intel（原Altera），各自有自家的IDE。我个人习惯用Vivado多一些，因为低延迟交易圈子里，Xilinx的UltraScale+系列用得最广。但Quartus也不差，尤其是Arria 10和Stratix 10，在部分场景下延迟表现也很亮眼。

你想想看，选哪个工具其实取决于你手里的板卡。如果公司已经买了某家的板子，那就别纠结了，直接装对应的工具链。

特性	Vivado (Xilinx/AMD)	Quartus (Intel)
主流芯片	Kintex-7, Virtex-7, UltraScale+, Versal	Cyclone V, Arria 10, Stratix 10, Agilex
综合工具	Vivado Synthesis	Quartus Prime Synthesis
仿真集成	自带XSIM，也支持ModelSim/VCS	自带QuestaSim，也支持ModelSim
低延迟特性	UltraScale+的DSP48E2、BRAM延迟可调	Arria 10的硬核浮点DSP，延迟固定

核心建议：低延迟交易项目，优先选Vivado + UltraScale+组合。不是因为别的，而是生态成熟，第三方IP和参考设计最多。

2.2 Vivado安装与配置

安装Vivado其实不复杂，但有几个坑我得提醒你。我曾经在项目中期因为安装时少勾了一个器件库，导致综合时找不到芯片，硬生生重装了一遍。嗯，那滋味不好受。

安装步骤：

去Xilinx官网下载Vivado WebPACK或Vivado HLx版本。低延迟交易一般用HLx，因为包含Vivado IP Integrator和Vivado HLS。
安装时，记得勾选你板卡对应的器件系列。比如用Kintex-7就勾7 Series，用UltraScale+就勾UltraScale+。
安装路径不要有中文，不要有空格。我习惯放在 C:\Xilinx\Vivado\2024.1 这种结构。
安装完成后，设置环境变量 XILINX_VIVADO，指向安装根目录。

注意：Vivado 2024.1 要求至少16GB内存，建议32GB。低延迟项目综合布线时，内存吃紧会直接导致编译时间翻倍。我试过用8GB机器跑一个中等规模的工程，等了三个小时还没跑完——直接放弃。

2.3 Quartus安装要点

Quartus的安装逻辑和Vivado类似，但有一点不同：Quartus Prime有Lite、Standard、Pro三个版本。低延迟交易一般用Pro版，因为它支持Arria 10和Stratix 10这些高端芯片。

安装时，记得选上QuestaSim仿真器。Quartus自带的仿真器功能有限，跑复杂一点的testbench会卡死。我建议直接装ModelSim SE版，和Quartus配合使用。

# Quartus环境变量设置示例（Windows）
set QUARTUS_ROOTDIR=C:\intelFPGA_pro\24.1\quartus
set PATH=%PATH%;%QUARTUS_ROOTDIR%\bin64
set QSYS_ROOTDIR=%QUARTUS_ROOTDIR%\..\qsys\bin

2.4 仿真工具配置

仿真，是低延迟FPGA开发的重中之重。你想想看，交易信号晚一个时钟周期，可能就是几十万美金的损失。所以仿真必须覆盖所有时序路径。

我个人习惯用ModelSim做RTL仿真，用Vivado自带的XSIM做后仿。为什么？ModelSim的波形查看和调试功能更顺手，XSIM和Vivado的时序分析集成得更好。

仿真工具配置清单：

ModelSim/QuestaSim： 安装后需要配置 modelsim.ini 文件，指定库路径。我一般把常用库（比如Xilinx的unisim、unimacro）编译到本地，避免每次仿真都重新编译。
VCS (Synopsys)： 如果公司有VCS license，建议用VCS做门级仿真，速度比ModelSim快不少。配置时注意设置 VCS_HOME 和 SYNOPSYS_HOME。
XSIM： Vivado自带，不需要额外配置。但要注意，XSIM的波形文件是 .wdb 格式，和ModelSim的 .vcd 不通用。

小技巧：我习惯写一个 sim_setup.tcl 脚本，把库编译、仿真参数、波形输出都写进去。这样每次仿真只需要 source sim_setup.tcl 一行命令，省时省力。

2.5 版本控制：Git与SVN的选择

低延迟交易项目，代码迭代极快。今天加一个pipeline，明天改一个状态机，没有版本控制，你根本不知道哪次改动引入了bug。

我个人强烈推荐Git。虽然SVN在FPGA圈子里也有不少用户，但Git的分支管理和协作能力明显更强。尤其是多人同时开发时，Git的feature branch模式能避免互相干扰。

Git配置要点：

安装Git后，设置全局用户名和邮箱：git config --global user.name "Your Name" 和 git config --global user.email "your.email@example.com"。
创建 .gitignore 文件，忽略Vivado/Quartus生成的临时文件。比如 *.jou、*.log、*.rpt、*.xpr（Vivado工程文件建议只保留源码和约束，不要提交整个工程目录）。
使用 git lfs 管理大型二进制文件（比如IP核的 .xci 文件）。

避坑指南：我曾经把一个Vivado工程整个目录提交到Git，结果 .xpr 文件每次打开都会自动修改时间戳，导致Git status永远显示有改动。后来我改用只提交源码和Tcl脚本的方式，用 write_project_tcl 命令生成重建脚本，才彻底解决这个问题。

2.6 项目管理：从混乱到有序

低延迟交易FPGA项目，通常包含多个模块：数据接收、解析、交易引擎、发送、监控。每个模块又有RTL代码、约束文件、仿真脚本、测试用例。如果不做项目管理，光找文件就能浪费半天。

我建议的目录结构如下：

project_root/
├── rtl/                  # RTL源码
│   ├── src/              # 设计代码
│   ├── sim/              # 仿真文件
│   └── constraints/      # 时序约束
├── ip/                   # IP核
├── scripts/              # Tcl/Makefile脚本
├── docs/                 # 文档
├── testbench/            # 测试平台
├── results/              # 仿真/综合结果
└── .gitignore

每个模块内部，我习惯用 模块名_v版本号.sv 的命名方式。比如 udp_rx_v1_0.sv。这样一眼就能看出哪个文件是最新版本。

个人经验：我还会在 scripts/ 目录下放一个 build_all.tcl 脚本，一键完成从综合到生成bitstream的全流程。这样新人接手项目时，只需要跑一个脚本就能复现整个工程，省去大量沟通成本。

2.7 本章知识体系

下面这张图，概括了本章的核心内容。你可以把它当作搭建环境的checklist。

环境搭建这件事，看起来琐碎，但做好了能让你后面几个月都顺风顺水。我见过太多项目，因为环境不一致导致仿真结果对不上，最后发现是库版本不同。所以，花一天时间把环境搭好，绝对值得。

📚 课程目录

2. 开发环境搭建：Vivado/Quartus安装、仿真工具配置、版本控制与项目管理

2.1 开发工具的选择：Vivado vs Quartus

2.2 Vivado安装与配置

2.3 Quartus安装要点

2.4 仿真工具配置

2.5 版本控制：Git与SVN的选择

2.6 项目管理：从混乱到有序

2.7 本章知识体系