第二讲：FPGA基础与开发环境
大家好，我是你们的讲师。今天咱们聊聊FPGA的“内脏”——内部结构，还有那些绕不开的开发工具和语言。说实话，我刚开始接触FPGA时，也被LUT、FF这些缩写搞得一头雾水。但搞懂了这些，你才算真正入了门。
FPGA内部结构：四大金刚
FPGA说白了就是一块“万能芯片”。你可以把它想成乐高积木——里面有各种基本模块，你通过编程把它们连起来，就能实现任意数字电路。核心模块就四个：LUT、FF、BRAM、DSP。
1. LUT（查找表）—— 逻辑的“翻译官”
LUT的全称是Look-Up Table，查找表。它本质上是一小块RAM，里面存着真值表。你给它输入几个信号，它直接查表输出结果。
举个例子：一个4输入LUT，可以实现任意4输入的逻辑函数。比如你想实现 Y = A & B | C & D，LUT内部就把这16种输入组合对应的输出值全存好了。输入一变，输出立刻跟上。
关键参数：主流FPGA的LUT通常是6输入。Xilinx 7系列用6输入LUT，Intel Cyclone V也是6输入。输入越多，一个LUT能实现的逻辑就越复杂。
我在项目中遇到过一个问题：某个算法需要大量多输入逻辑，结果LUT资源爆了。后来我把逻辑拆成两级，用两个LUT级联，才搞定。嗯，这里要注意——LUT不是越多越好，但少了肯定不行。
2. FF（触发器）—— 时序的“节拍器”
FF就是Flip-Flop，触发器。它负责存储一个比特的数据，在时钟边沿更新。没有FF，你的电路就是纯组合逻辑，没法做流水线，也没法做状态机。
每个LUT后面通常紧跟着一个FF。这种“LUT+FF”的组合叫SLICE（Xilinx）或LE（Intel）。你写Verilog时的 always @(posedge clk)，综合出来就是一堆FF。
个人习惯：我写代码时，每个always块只处理一个信号。这样综合出来的FF结构清晰，时序分析也方便。别在一个块里塞一堆赋值，后期调试会哭的。
3. BRAM（块RAM）—— 数据的“仓库”
BRAM是FPGA内部的专用存储资源。它不像LUT那样可以随便拼，而是固定大小的存储块。Xilinx的BRAM通常是36Kb，可以配置成两个18Kb独立使用。
典型配置：
| 配置模式 | 深度 | 位宽 |
|---|---|---|
| 单端口 | 1024 | 36位 |
| 双端口 | 512 | 72位 |
| 真双端口 | 1024 | 36位（每端口） |
BRAM在量化交易系统里用得特别多。比如订单簿的快照数据、历史行情缓存，我都用BRAM存。为什么？因为它快，延迟固定，而且不占LUT资源。
避坑指南：我曾经在项目里用LUT搭了一个大FIFO，结果LUT消耗了80%，布局都布不通。后来换成BRAM实现的FIFO，资源直接降到10%。记住——能用BRAM就别用LUT搭存储。
4. DSP（数字信号处理单元）—— 计算的“加速器”
DSP是FPGA里专门做乘加运算的硬核。Xilinx的DSP48E1可以一个时钟周期完成 25x18 位乘法，然后累加。这在软件里就是一条指令，但在FPGA里，用LUT搭乘法器会消耗大量资源。
DSP的典型用法：
- 金融计算：价格加权、波动率计算
- 信号处理：FIR滤波器、FFT
- 矩阵运算：向量点积、矩阵乘法
我做过一个低延迟行情解析模块，里面用了200多个DSP做并行计算。每个DSP处理一个合约的实时价格更新，延迟控制在10纳秒以内。用CPU？想都别想。
开发工具链：Xilinx vs Intel
两大阵营，工具链各有千秋。我两个都用过，说说真实感受。
Xilinx（AMD）工具链
- Vivado：主力工具，从综合到布线一条龙。2012年之后的产品都用它。
- Vitis：做嵌入式开发用的，支持C/C++和Python。适合算法原型验证。
- ISE：老古董了，只支持Spartan-6之前的芯片。别碰。
Intel（Altera）工具链
- Quartus Prime：对标Vivado，界面更清爽。我个人觉得Quartus的时序报告比Vivado好读。
- ModelSim：仿真工具，Intel版是OEM的。其实和原版ModelSim一样用。
- Platform Designer：做系统集成的，类似Vivado的Block Design。
我的建议：新手先选一个阵营深入学。别今天Vivado明天Quartus，容易混乱。我个人推荐从Xilinx开始，因为资料多、社区活跃。等熟练了再转Intel，一通百通。
硬件描述语言入门：Verilog vs VHDL
两种语言，一个目的——描述硬件。我主要用Verilog，但VHDL也写过几年。说说区别。
Verilog：简洁灵活
语法像C，上手快。适合做算法原型和快速迭代。但太灵活也容易写出不可综合的代码。
// 一个简单的D触发器
module dff (
input clk,
input d,
output reg q
);
always @(posedge clk) begin
q <= d;
end
endmodule
VHDL：严谨规范
语法像Ada，类型检查严格。适合做大型工程，不容易出错。但写起来啰嗦，一个简单的计数器要写一堆。
-- 同样的D触发器
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity dff is
Port ( clk : in STD_LOGIC;
d : in STD_LOGIC;
q : out STD_LOGIC);
end dff;
architecture Behavioral of dff is
begin
process(clk)
begin
if rising_edge(clk) then
q <= d;
end if;
end process;
end Behavioral;
个人经验：做量化交易系统，我全用Verilog。为什么？因为代码量小，迭代快。一个行情解析模块，Verilog写200行，VHDL可能要400行。但如果是军工或航天项目，我建议用VHDL，安全第一。
知识体系总览
下面这张图，是我自己画的FPGA学习路线。你看一眼，心里就有谱了。
这张图把FPGA学习的四个层次串起来了。底层是结构，中间是工具和语言，顶层是应用。你每学一层，都要想想它怎么为最终的系统服务。
开发环境搭建要点
最后，说说环境搭建。我踩过的坑，你们就别踩了。
- 版本匹配：Vivado 2023.1只支持Windows 10/11和Ubuntu 20.04/22.04。别用Windows 7，装不上。
- 硬盘空间：Vivado完整安装要100GB以上。我建议至少留200GB，不然装到一半报错，很崩溃。
- 仿真库：第一次用Vivado，记得先编译仿真库。不然跑仿真时会提示找不到库文件。
- License：Xilinx的WebPack版本免费，但功能有限。做交易系统建议买Node Locked License，省心。
重要提醒：我曾经在虚拟机里装Vivado，结果USB下载器死活认不到。折腾了两天，最后换回物理机才解决。FPGA开发，老老实实用物理机吧。
好了，这一讲就到这里。FPGA的结构和工具链是基础，但也是最重要的。你把这些搞透了，后面写代码、做优化，心里才有底。下一讲，我们开始动手写第一个Verilog模块——一个简单的加法器。到时候见。