01
高频交易与FPGA概述
HFT业务痛点 · FPGA为何适合HFT · 课程路线图
概念背景
02
硬件开发环境搭建
FPGA开发板选型 · Vivado/Vitis安装 · License配置 · 仿真环境搭建
环境工具
03
Verilog基础与HFT风格
组合逻辑与时序逻辑 · 非阻塞赋值 · 状态机设计 · 流水线风格
RTL编码
04
网络协议栈基础
以太网帧结构 · ARP协议 · IP/UDP协议 · MAC层与PHY层
网络协议
05
10G/25G Ethernet IP核使用
IP核配置 · AXI-Stream接口 · 时钟与复位 · 回环测试
IP核高速接口
06
UDP卸载引擎设计
UDP接收解析 · 校验和计算 · UDP发送组装 · 用户数据接口
卸载UDP
07
时间同步与PTP
IEEE 1588原理 · 硬件时间戳 · 时钟同步精度 · PTP栈实现
同步1588
08
订单簿数据结构
Level 1/2/3数据 · 价格-时间优先队列 · 哈希表与二叉树 · FPGA友好型设计
数据结构订单簿
09
订单簿硬件实现
BRAM存储结构 · 比较器网络 · 快速插入与删除 · 并行查找
硬件BRAM
10
行情解析与归一化
交易所行情格式 · FPGA解析器设计 · 行情归一化接口
行情解析
11
交易信号生成逻辑
技术指标计算（SMA/EMA） · 阈值比较 · 信号触发机制
信号指标
12
订单管理模块
订单状态机 · 订单ID生成 · 订单撤销与修改 · 风险控制
订单状态机
13
低延迟FIFO设计
同步/异步FIFO · 空满标志 · FWFT模式 · 延迟优化
FIFO低延迟
14
跨时钟域同步
单比特同步器 · 多比特同步（握手/异步FIFO） · 亚稳态处理
CDC亚稳态
15
流水线设计与优化
经典5级流水线 · HFT中的深度流水 · 气泡消除 · 重定时
流水线重定时
16
时序约束与STA
创建时钟 · 输入/输出延迟 · 虚假路径 · 多周期路径 · 时序报告分析
STA约束
17
资源优化与面积权衡
逻辑复用 · DSP48使用 · BRAM配置 · LUT与FF平衡
资源优化
18
功耗分析与优化
动态功耗公式 · 时钟门控 · 操作数隔离 · 低功耗状态机
功耗低功耗
19
仿真验证策略
Testbench结构 · 自检机制 · 覆盖率驱动 · UVM基础
验证UVM
20
硬件调试技巧
ILA/VIO使用 · 触发条件设置 · 波形分析 · 调试流程
调试ILA
21
系统集成与接口
PCIe DMA通信 · AXI4-Lite/Full总线 · 中断机制
PCIeAXI
22
上位机软件设计
C++/Python驱动 · 内存映射 · 数据收发 · 延迟测量
软件驱动
23
端到端延迟优化
全链路延迟分析 · 关键路径识别 · 寄存器插入 · 布局优化
延迟优化
24
确定性延迟设计
无缓存路径 · 固定延迟FIFO · 时序确定性布线
确定性时序
25
多通道并行处理
通道划分 · 数据分发 · 结果聚合 · 资源复用
并行多通道
26
回测系统搭建
历史数据回放 · FPGA在环仿真 · 性能评估指标
回测在环
27
部署与运维
比特流加载 · 远程更新 · 监控告警 · 日志记录
部署运维
28
安全与合规
FPGA比特流加密 · 访问控制 · 审计追踪 · 合规要求
安全合规
29
前沿技术展望
SmartNIC · DPU · CXL互连 · AI辅助交易
前沿DPU
30
综合实战项目
从零构建UDP行情接收+订单簿+信号生成系统
实战综合