第1章：FPGA基础与开发环境搭建
大家好，我是你们的FPGA入门向导。今天咱们聊聊FPGA的“内脏”长什么样，以及怎么把开发环境搭起来。
说实话，我第一次接触FPGA时，也被它内部那些密密麻麻的结构搞晕过。但别怕，咱们一步步来拆解。
1.1 FPGA内部结构：四个核心部件
FPGA说白了就是一块“万能芯片”。你可以把它想象成乐高积木——里面有很多小模块，你想拼成什么电路都行。这些小模块主要有四种：
1. LUT（查找表）
LUT是FPGA最基础的逻辑单元。它本质上是一个小型的RAM，用来实现任意布尔函数。比如你想实现一个与门，LUT里就存好“00→0, 01→0, 10→0, 11→1”这四组结果。输入信号进来，直接查表输出。
我个人的习惯：写代码时尽量让综合工具自动推断LUT，别手动去拼。除非你特别清楚自己在做什么，否则容易画蛇添足。
2. FF（触发器）
FF用来存储一个比特的状态。它像一个小开关，时钟沿一来，就把输入锁住。所有时序逻辑都靠它。
避坑指南：我曾经在项目里漏写了复位信号，结果上电后FF状态不确定，整个系统跑飞了。嗯，从那以后我每个FF都老老实实加复位。
3. BRAM（块RAM）
BRAM是FPGA内部的存储资源。你可以把它配置成单口RAM、双口RAM、FIFO等。容量从几Kb到几十Mb不等。
我建议：能用BRAM就别用LUT搭RAM，后者又慢又费资源。你想想看，BRAM是专用硬核，效率高得多。
4. DSP（数字信号处理单元）
DSP专门用来做乘法、加法、乘累加这些运算。量化交易里算指标、做回测，全靠它加速。
举个例子：我在做高频行情解析时，需要同时计算多个品种的移动平均线。用DSP做乘累加，一个时钟周期就能出结果，CPU要几十个周期。
核心要点：LUT做逻辑，FF做存储，BRAM做大容量缓存，DSP做数学运算。四者配合，才能发挥FPGA的真正威力。
1.2 主流厂商介绍
目前FPGA市场基本被两家公司瓜分：Xilinx（现在叫AMD Xilinx）和Intel（原Altera）。
| 厂商 | 代表系列 | 开发工具 | 特点 |
|---|---|---|---|
| Xilinx | Artix-7, Kintex-7, Virtex-7, Zynq | Vivado | 生态成熟，文档丰富，高端性能强 |
| Intel | Cyclone V, Arria 10, Stratix 10 | Quartus Prime | 性价比高，低功耗表现好 |
我个人经验：做量化交易系统，Xilinx的Zynq系列很受欢迎，因为它集成了ARM处理器和FPGA，软硬协同方便。Intel的Cyclone V也不错，价格亲民，适合入门。
1.3 Vivado/Quartus安装与工程创建
工具装好了，才能动手干活。下面我分别说说两个工具的安装要点和工程创建步骤。
1.3.1 Vivado安装
- 去Xilinx官网下载Vivado WebPACK（免费版，够入门用）。
- 安装时选“Vivado HL WebPACK”，其他组件按需勾选。
- 安装路径不要有中文和空格，否则编译会报奇奇怪怪的错误。
- 安装时间比较长（1-2小时），建议泡杯咖啡等着。
注意：Vivado对系统要求较高，建议至少16GB内存，SSD硬盘。我曾在8GB内存的笔记本上跑，编译一个中等工程要半小时，后来换了32GB内存，十分钟搞定。
1.3.2 Quartus安装
- 去Intel FPGA官网下载Quartus Prime Lite版（免费）。
- 安装时选“Quartus Prime (includes Nios II EDS)”。
- 同样注意路径不要有中文。
- 安装速度比Vivado快一些，大概40分钟。
1.3.3 创建第一个工程
以Vivado为例，咱们创建一个最简单的工程：点亮一个LED。
// 顶层模块：led_blink.v
module led_blink(
input wire clk, // 50MHz时钟
input wire rst_n, // 复位，低有效
output reg led // LED输出
);
reg [24:0] cnt;
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
cnt <= 25'd0;
else
cnt <= cnt + 1'b1;
end
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
led <= 1'b0;
else if (cnt == 25'd24_999_999) // 0.5秒翻转一次
led <= ~led;
else
led <= led;
end
endmodule
工程创建步骤：
- 打开Vivado，点击“Create Project”。
- 输入工程名和路径。
- 选择RTL Project，勾选“Do not specify sources at this time”。
- 选择芯片型号（比如xc7a35ticsg324-1L）。
- 点击Finish，工程创建完成。
- 添加源文件（Add Sources），把上面的代码加进去。
- 点击“Run Synthesis”进行综合。
- 综合通过后，点击“Generate Bitstream”生成比特流文件。
- 下载到开发板，LED就会闪烁了。
小技巧：第一次编译可能会报错，别慌。检查一下代码里有没有拼写错误，或者约束文件（XDC）有没有写对。我刚开始学的时候，经常漏掉分号，后来养成习惯：写完代码先检查一遍语法。
1.4 本章知识体系图
下面这张SVG图帮你理清本章的核心逻辑：
这张图把本章内容串起来了：先了解FPGA的四个核心部件，再认识两大厂商和工具，最后动手搭建开发环境。每一步都踩实了，后面学起来才不慌。