功耗基础：CMOS功耗模型与FPGA功耗构成

做FPGA交易系统，功耗是个绕不开的坎。你可能觉得，不就是个芯片嘛，能有多热？

我刚开始做高频交易加速卡那会儿，也这么想。结果第一次上电，散热片烫得能煎鸡蛋。从那以后，功耗就成了我设计流程里的头等大事。

这一节，咱们把功耗的底裤扒开看看。说白了，就是搞清楚两件事：功耗从哪来，以及FPGA里谁在吃电。

CMOS功耗模型：芯片发热的根源

FPGA本质上是CMOS工艺。CMOS的功耗模型，是所有功耗分析的起点。

CMOS功耗分两大部分：动态功耗和静态功耗。

动态功耗：干活就要吃饭

动态功耗，就是信号翻转时消耗的能量。你想想看，一个节点从0变1，或者从1变0，都得给电容充放电。这个电容，主要是晶体管的栅极电容和互连线电容。

公式很简单：

P_dynamic = α × C_L × V_DD² × f

解释一下：

• α：翻转活动因子。一个时钟周期内，信号平均翻转几次。对于时钟信号，α=1；对于数据信号，α通常0.1~0.5。
• C_L：负载电容。包括扇出门的输入电容和走线电容。
• V_DD：核心电压。注意这里是平方关系，电压降一点，功耗降很多。
• f：工作频率。频率越高，单位时间翻转次数越多。

动态功耗里还有个“短路功耗”。信号翻转时，PMOS和NMOS会同时导通一瞬间，形成从VDD到GND的直流通路。这个功耗通常占动态功耗的10%~20%，设计良好的工艺库会尽量优化它。

静态功耗：躺着也在耗电

静态功耗，就是芯片不干活时也在漏电。CMOS晶体管不是理想开关，关断时仍有微小电流。

静态功耗主要来源：

• 亚阈值漏电：栅极电压低于阈值电压时，源漏之间仍有电流。这是静态功耗的大头。
• 栅极漏电：栅氧化层太薄，电子直接隧穿过去。先进工艺（28nm以下）这个越来越严重。
• 栅极感应漏电：漏极高电压在栅极下方感应出反型层，形成漏电。

公式：

P_static = I_leak × V_DD

静态功耗和温度强相关。温度每升高10°C，漏电大约翻一倍。这就是为什么散热不好，芯片会“热失控”——越热越漏，越漏越热。

FPGA功耗构成：谁在吃电？

FPGA不是一块单纯的逻辑门阵列。它的功耗构成，比ASIC复杂得多。我习惯把FPGA功耗分成四个部分：

1. 逻辑资源功耗

就是LUT、FF、进位链这些。这部分功耗和你的逻辑利用率、翻转率直接相关。一个LUT如果只用了1个输入，其他输入悬空，反而会增加静态功耗。所以，逻辑资源要尽量紧凑。

2. 布线资源功耗

FPGA里最耗电的，其实是布线。一根长走线，负载电容可能达到几百fF。你想想看，一个全局时钟网络要驱动几千个FF，那个功耗有多大。

我做过一个对比：同样的逻辑功能，用局部布线实现比用全局布线，功耗能差30%。所以，布局要尽量集中，减少长走线。

3. 时钟网络功耗

时钟树是FPGA里功耗最大的单一结构。一个全局时钟网络，即使没有逻辑翻转，光驱动时钟树本身的功耗就可能占芯片总功耗的20%~30%。

为什么？因为时钟网络要驱动大量负载，而且每个时钟周期都翻转（α=1）。

4. I/O与SerDes功耗

FPGA和外部通信，靠的是I/O和高速串行收发器。这部分功耗和接口标准、速率、负载有关。

比如，一个10Gbps的SerDes通道，功耗大约在100mW~200mW。如果你有8个通道，光SerDes就吃掉1.6W。在交易系统中，网口、PCIe都是功耗大户。

一张图看懂FPGA功耗构成

下面这张SVG图，是我自己总结的FPGA功耗构成。它把上面说的四个部分，按典型占比画了出来。注意，这个比例会因芯片型号、设计风格、工作条件而变化，但大方向不会错。

功耗分析工具：你得会用

光知道理论不行，得动手测。FPGA厂商都提供了功耗分析工具：

厂商	工具	阶段	精度
Xilinx/AMD	Vivado Power Report	布局布线后	高（±10%）
Xilinx/AMD	XPE (Xilinx Power Estimator)	设计早期	中（±20%）
Intel/Altera	PowerPlay Early Power Estimator	设计早期	中（±20%）
Intel/Altera	PowerPlay Power Analysis	布局布线后	高（±10%）

小结

这一节，我们搞清楚了：

• CMOS功耗分动态和静态，动态是干活耗电，静态是躺着漏电。
• FPGA功耗四大部分：逻辑、布线、时钟、I/O。其中布线和时钟是吃电大户。
• 功耗和电压的平方成正比，降电压是王道，但要注意时序。
• 静态功耗和温度强相关，高温下会失控。

嗯，基础打牢了，后面咱们才能谈优化。下一节，我会讲如何在RTL设计阶段就植入低功耗基因。那才是真正见功夫的地方。

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