数据链路层协议基础：从OSI到FPGA实现

各位同学，今天我们来聊聊数据链路层。说实话，很多做FPGA的同学一上来就撸RTL代码，对协议层理解不够深。我个人习惯是，先把协议吃透，再动手写代码。这样能少走很多弯路。

OSI模型回顾：我们到底在搞哪一层？

先快速过一下OSI七层模型。你想想看，数据从应用层一路往下走，到了数据链路层，才真正开始和物理介质打交道。

OSI层	典型协议/接口	FPGA关注点
应用层	HTTP, FTP	一般不碰
传输层	TCP, UDP	偶尔做offload
网络层	IP, ARP	部分实现
数据链路层	以太网MAC	核心战场
物理层	PCS/PMA, SerDes	必须掌握

说白了，我们FPGA工程师在数据链路层干的事，就是把物理层送过来的比特流，组装成完整的帧，或者反过来把帧拆成比特流送出去。

以太网MAC帧结构：别被802.3吓到

以太网MAC帧，很多教材画得密密麻麻。我刚开始看的时候也头大。其实你抓住几个关键字段就行：

+--------+--------+--------+--------+--------+--------+--------+
| 前导码 | 定界符 | 目的MAC| 源MAC  | 类型   | 数据   | FCS    |
| 7字节  | 1字节  | 6字节  | 6字节  | 2字节  | 46-1500| 4字节  |
+--------+--------+--------+--------+--------+--------+--------+

嗯，这里要注意几个坑：

• 前导码和定界符：FPGA接收时一般直接丢弃，不送到上层。但发送时你得自己生成。
• 最小帧长64字节：包括FCS在内。数据不够46字节要填充。我在项目中遇到过，有人忘了填充，结果交换机直接丢包。
• FCS校验：CRC32，多项式0x04C11DB7。别自己写，用现成的IP核或者查表法。

PCS/PMA子层：SerDes的翻译官

PCS（物理编码子层）和PMA（物理介质接入子层），这两个词听起来很唬人。其实说白了：

• PMA：负责和SerDes打交道，做串并转换、时钟恢复。
• PCS：负责编码/解码，比如8B/10B、64B/66B。

为什么需要编码？你想想看，如果直接传原始数据，连续一串0或者一串1，接收端的时钟恢复电路就懵了——它需要频繁的跳变沿来同步时钟。

8B/10B编码，就是把8位数据映射成10位码字，保证足够的跳变密度。代价是20%的带宽开销。10G以上一般用64B/66B，开销降到3%左右。

FEC（前向纠错）原理：给信号买保险

FEC，说白了就是在发送端加一些冗余信息，让接收端能自己纠错，不用重传。

常用的FEC方案：

速率	FEC类型	纠错能力	开销
10G	Fire Code	纠1bit错	约7%
25G/100G	RS-FEC (RS(528,514))	纠7个符号错	约2.7%
400G	RS-FEC (RS(544,514))	纠15个符号错	约5.8%

FPGA实现FEC，我建议直接用IP核。自己写RS译码器？不是不行，但时序收敛会让你怀疑人生。特别是高速率下，迭代算法对延迟很敏感。

链路层时序约束：让FPGA跑得稳

时序约束，说白了就是告诉工具：我这个信号必须在多少纳秒内从A传到B。数据链路层的时序约束，有几个特殊之处：

• 跨时钟域处理：MAC层和PCS层通常在不同时钟域。用异步FIFO是标准做法。
• GMII/RGMII接口时序：源同步接口，时钟和数据要满足建立/保持时间。RGMII还要考虑时钟偏斜。
• SerDes接口：一般由硬核处理，但复位顺序和初始化流程要严格按手册来。

// 一个简单的跨时钟域示例（伪代码）
// 从MAC时钟域到PCS时钟域
always @(posedge clk_pcs or negedge rst_n) begin
  if (!rst_n) begin
    data_pcs <= '0;
    valid_pcs <= 1'b0;
  end else begin
    // 异步FIFO读操作
    {valid_pcs, data_pcs} <= fifo_rd_data;
  end
end

本章知识体系

下面这张图，是我自己总结的数据链路层知识框架。每次做新项目前，我都会对照着检查一遍：

这张图把本章的核心内容串起来了。从上到下，从协议理解到具体实现，再到时序约束。做FPGA数据链路层设计，就按这个思路来。

---

公众号:蓝海资料掘金营，微信deep3321