4、组合逻辑优化：流水线插入、逻辑复制、资源共享

组合逻辑，说白了就是没有时钟参与的那堆门电路。信号从A走到B，中间经过多少级与或非，直接决定了这条路径能跑多快。我刚开始做交易系统的时候，总觉得组合逻辑大一点没关系，反正功能对了就行。结果呢？时序收敛不了，整个系统频率上不去，订单处理延迟直接超标。

嗯，今天咱们就聊聊组合逻辑优化的三板斧：流水线插入、逻辑复制、资源共享。这三招用好了，你的固件时序至少能提升30%。

4.1 流水线插入：用延迟换频率

流水线的核心思想很简单——把一个大组合逻辑切成几段，中间插上寄存器。这样每段逻辑的延迟都变小了，系统频率自然就上去了。

代价是什么？多了一个时钟周期的延迟。但在交易系统里，只要延迟是确定的、可预测的，多一个周期完全能接受。你想想看，与其让整个系统跑在100MHz，不如让它跑在200MHz，哪怕多等一拍，吞吐量翻倍了。

举个例子，一个复杂的加法树：

// 原始代码：三级加法，组合逻辑很大
assign sum = a + b + c + d + e + f + g + h;

// 优化后：插入两级流水线
reg [31:0] sum1, sum2;
always @(posedge clk) begin
    sum1 <= (a + b) + (c + d);   // 第一级
    sum2 <= (e + f) + (g + h);   // 第一级
end
reg [31:0] sum;
always @(posedge clk) begin
    sum <= sum1 + sum2;           // 第二级
end

我在项目中遇到过类似场景。一个订单匹配引擎，需要同时比较8个价格字段。原始代码写在一个always块里，综合后路径延迟4.2ns，死活跑不到250MHz。拆成三级流水线后，每级延迟降到1.5ns，轻松跑到500MHz。

4.2 逻辑复制：解决扇出问题

逻辑复制，听起来像是在做无用功——把同一个逻辑复制好几份？没错，有时候就得这么干。

为什么会这样？因为一个信号要驱动太多负载。比如一个控制信号要同时送到64个处理单元，每个单元都要在同一个时钟周期内完成计算。这个信号的扇出太大了，走线延迟和驱动能力都跟不上。

解决办法？把控制逻辑复制几份，每份只驱动一部分负载。

// 原始代码：一个使能信号驱动所有模块
assign out_valid = en & data_ready;

// 优化后：复制使能逻辑，降低扇出
// 复制第一份，驱动前32个模块
assign out_valid_grp0 = en & data_ready;
// 复制第二份，驱动后32个模块
assign out_valid_grp1 = en & data_ready;

你可能会问：这不就是多占面积吗？没错，但面积换时序，在交易系统里是划算的。我曾经遇到一个行情解析模块，一个标志位扇出到了128个地方，时序报告里全是这个信号的违例。复制了4份之后，违例全部消失。

4.3 资源共享：减少冗余计算

资源共享和逻辑复制看起来矛盾，其实不然。复制是为了解决扇出，共享是为了减少面积和功耗。两者针对的问题不同。

资源共享的核心是：如果多个地方需要计算同一个表达式，那就只算一次，把结果分给所有人用。

// 原始代码：两个地方分别计算
assign result1 = (a * b) + (c * d);
assign result2 = (a * b) - (c * d);

// 优化后：共享乘法结果
wire [31:0] mul_ab = a * b;
wire [31:0] mul_cd = c * d;
assign result1 = mul_ab + mul_cd;
assign result2 = mul_ab - mul_cd;

嗯，这个例子比较简单。实际项目中，资源共享往往藏在更隐蔽的地方。比如多个状态机都要计算同一个地址偏移量，或者多个数据通路都要做同样的位宽转换。

我个人的经验是：写代码之前先画数据流图，把重复的计算节点圈出来。这些就是可以共享的资源。

优化手段	解决的问题	代价	适用场景
流水线插入	组合逻辑路径过长	增加延迟、面积	复杂运算、加法树、乘法器
逻辑复制	信号扇出过大	增加面积	控制信号、时钟使能、复位
资源共享	重复计算	可能增加布线压力	地址计算、位宽转换、公共表达式

4.4 三者的权衡

这三招不是孤立的。实际项目中，我经常把它们组合使用。

举个例子：一个交易系统的价格计算模块。原始设计里，一个复杂的计算公式驱动了多个输出端口。扇出大、路径长、还有重复计算。

我的做法是：

1. 先把公共子表达式提取出来（资源共享）
2. 然后把长路径拆成三级流水线（流水线插入）
3. 最后把扇出大的信号复制两份（逻辑复制）

优化前，这个模块的时序余量是-0.8ns。优化后，余量变成了+0.5ns。面积增加了15%，但频率从200MHz提升到了350MHz。

4.5 知识体系图

下面这张图总结了组合逻辑优化的核心逻辑。你可以把它当作一个决策树来用：遇到时序问题时，先判断是路径太长、扇出太大、还是计算冗余，然后对症下药。

说白了，组合逻辑优化没有银弹。每个项目、每个模块的情况都不一样。我的建议是：先跑时序报告，找到真正的瓶颈，再决定用哪一招。不要一上来就流水线全开，那样反而会把设计搞复杂。

嗯，今天就聊到这儿。记住这三板斧，你的交易系统固件时序一定能上一个台阶。

---

公众号:蓝海资料掘金营，微信deep3321