第3章核心参数详解（上）

3、核心参数详解（上）：频率范围、相位噪声、抖动、锁定时间、功耗

各位工程师朋友，咱们今天来啃几块硬骨头。时钟芯片的参数表，密密麻麻一大片，新手看了头大，老手也得仔细琢磨。我个人习惯，拿到一颗新片子，先不看别的，就盯着这五个参数看：频率范围、相位噪声、抖动、锁定时间、功耗。这五个参数搞明白了，这颗芯片的底子你也就摸透了八成。

频率范围，说白了就是这颗芯片能输出多快的时钟信号。比如一颗芯片标称“10 MHz 到 1.5 GHz”，那它就能在这个区间内干活。

这里有个坑，我踩过。 芯片标称的频率范围，往往分两种：绝对最大额定值和推荐工作范围。绝对最大值，意思是“你千万别碰，碰了可能烧片子”。推荐工作范围，才是你真正该用的区间。

注意： 千万别把芯片推到频率范围的极限去用。比如一颗片子标称最高 1.5 GHz，你非要跑 1.48 GHz，那相位噪声和抖动性能往往会急剧恶化。留出 10%-20% 的余量，是成熟工程师的习惯。

另外，频率范围还跟 VCO（压控振荡器） 的调谐范围有关。有些芯片内部有多个 VCO 核，每个核覆盖一段频率。切换 VCO 核的时候，性能会有细微差异。我建议你在选型时，尽量让目标频率落在 VCO 的中间频段，那里的相位噪声通常最优。

相位噪声，是衡量时钟信号在频域上“干净不干净”的指标。单位是 dBc/Hz @ 频偏。比如 -150 dBc/Hz @ 100 kHz，意思是在偏离载波 100 kHz 的地方，噪声功率比载波低了 150 分贝。

你想想看，为什么通信系统对相位噪声这么敏感？因为本振的相位噪声会直接“污染”接收到的信号，导致误码率上升。我在做 5G 基站时钟方案时，遇到过因为一颗锁相环的相位噪声超标，导致整个通道的 EVM（误差矢量幅度）不合格。后来换了颗低相噪的片子，问题迎刃而解。

相位噪声的典型曲线长什么样？ 我画个图给你看。

这张图里，近端噪声（频偏小的地方）主要由锁相环的鉴相器和电荷泵贡献。远端噪声（频偏大的地方）则主要来自 VCO 本身。选型时，你要根据你的应用场景，关注不同频偏处的噪声指标。

我的经验： 对于无线通信，通常关注 100 Hz 到 100 kHz 频偏范围内的相位噪声。对于高速 SerDes，则更关注 1 MHz 以上的远端噪声。别拿一个指标套所有场景。

抖动，是相位噪声在时域上的表现。单位是皮秒（ps）或飞秒（fs）。抖动分为两种：随机抖动（RJ）和确定性抖动（DJ）。

我记得有一次，一个高速 ADC 的采样时钟抖动偏大，导致信噪比始终上不去。我排查了三天，最后发现是电源纹波耦合到了时钟芯片的供电脚。加了个 LC 滤波器，抖动立马降下来了。嗯，这里要注意，时钟芯片的电源质量，直接决定了抖动性能。

抖动和相位噪声怎么换算？ 有个近似公式：

Jitter (rms) ≈ (1 / (2π × f₀)) × √(2 × ∫ L(f) df)

其中 f₀ 是载波频率，L(f) 是相位噪声曲线。实际工程中，我一般直接用芯片厂商提供的工具算，或者用示波器直接测。手动算太费劲，还容易出错。

锁定时间，指的是从芯片使能或者频率切换开始，到输出时钟频率稳定在目标值 ± 某个容差范围内所需的时间。

这个参数在 跳频通信 和 时分复用系统 里特别重要。比如一个 LTE 基站，需要在不同频点之间快速切换，锁定时间长了，切换间隙就长，系统吞吐量就下来了。

锁定时间跟锁相环的 环路带宽 直接相关。环路带宽越宽，锁定越快，但相位噪声会变差。这是个 trade-off。我一般会先根据系统要求的锁定时间，反推一个环路带宽，再在这个带宽下优化相位噪声。

典型锁定时间范围：

功耗，这个不用我多说，大家都懂。但我想强调的是，时钟芯片的功耗往往被低估。一颗锁相环可能只消耗几百毫瓦，但如果你板子上用了十几颗，那加起来就是好几瓦了。

而且，功耗直接决定了芯片的 自热效应。芯片温度升高，相位噪声和抖动都会恶化。我见过一个案例，某颗时钟芯片在 25°C 时性能很好，但跑到 85°C 时，抖动翻了一倍。后来发现是功耗太大，芯片内部温升过高导致的。

选型时怎么评估功耗？ 我建议你看三个数：

好了，这五个参数咱们今天就聊到这儿。下节课我会接着讲另外几个核心参数：频率精度、频率稳定度、输出格式、控制接口。到时候咱们再细聊。