第2章 FPGA开发环境搭建

第一章：FPGA开发环境搭建——Vivado/Quartus安装、开发板选型、第一个LED闪烁工程

大家好，我是你们的FPGA硬件加速课讲师。今天咱们正式开干第一章。

说实话，我见过太多人卡在环境搭建这一步。装软件装到崩溃，选板子选到眼花，最后连个灯都没点亮就放弃了。这章我带你把这些坑都填平。

1.1 两大主流IDE：Vivado vs Quartus

做FPGA开发，你绕不开两个工具：Xilinx的Vivado和Intel（原Altera）的Quartus。我两个都用过，说说我的真实感受。

对比项	Vivado (Xilinx)	Quartus (Intel)
安装包大小	约40-60GB（全功能）	约20-30GB（全功能）
支持的器件	7系列、UltraScale、Versal等	Cyclone、Arria、Stratix等
综合引擎	Synplify-based，优化能力强	自家引擎，对低端器件友好
IP核生态	非常丰富，尤其是高速接口	够用，但高端IP不如Xilinx
学习曲线	陡峭，但上限高	相对平缓，适合入门

我的建议：如果你是纯新手，从Quartus + Cyclone IV或Vivado + Artix-7开始。别一上来就搞Virtex或Stratix，那是给自己找罪受。

1.2 安装避坑指南

安装过程其实不复杂，但有几个地方容易翻车。我踩过的坑，你千万别再踩。

Vivado安装要点

版本选择：别追最新版。2020.2或2021.1最稳。我项目里用过2022.2，bug多到想骂人。
安装路径：不要有中文！不要有空格！C盘空间不够就装D盘，但路径要纯英文。
许可证：WebPACK版免费，够用。如果你用Vivado ML Edition，记得申请免费试用。
安装时间：全功能安装大概1-2小时。泡杯咖啡，或者去睡一觉。

Quartus安装要点

版本选择：Quartus Prime Lite版免费，支持Cyclone系列。Pro版要钱，别搞混。
ModelSim集成：安装时记得勾选ModelSim Starter，仿真用得上。
设备支持：安装时选对器件系列，别全选，否则硬盘爆炸。

我曾经... 装Vivado时选了全器件支持，结果C盘直接爆红。后来学乖了，只装自己用的器件库。你想想看，你一个Artix-7用户，装Virtex库干嘛？

1.3 开发板选型——别花冤枉钱

开发板是FPGA学习的核心硬件。我见过有人花5000块买高端板子，结果只用来点灯。没必要。

我个人习惯把开发板分成三类：

类型	推荐型号	价格区间	适合场景
入门级	Xilinx Artix-7 (如Nexys A7) Intel Cyclone IV (如DE0-Nano)	300-800元	基础逻辑、LED、按键、数码管
进阶级	Xilinx Zynq-7000 (如Zybo Z7) Intel Cyclone V (如DE1-SoC)	1000-2000元	ARM+FPGA异构、以太网、DDR
高性能级	Xilinx Kintex-7 (如KC705) Intel Arria 10 (如DE5a-Net)	3000-10000元	高速SerDes、PCIe、量化交易

  我的推荐：如果你目标是做量化交易加速，直接上Zynq系列。ARM跑Linux处理网络协议，FPGA做硬件加速，完美搭配。我自己的交易系统就是用Zynq做的。

1.4 第一个工程：LED闪烁

好了，环境装好了，板子到手了。咱们来点个灯。这是FPGA界的"Hello World"。

我以Vivado + Artix-7为例。Quartus流程类似，只是界面不同。

步骤1：创建工程

打开Vivado，点击 Create Project
输入工程名，比如 led_blink，路径不要有中文
选择 RTL Project，勾选 Do not specify sources at this time
选择器件：比如 xc7a35ticsg324-1L（Artix-7）
点击Finish

步骤2：编写Verilog代码

新建一个设计源文件，命名为 led_blink.v。代码如下：

module led_blink (
    input  wire       clk,      // 50MHz 板载时钟
    input  wire       rst_n,    // 复位，低有效
    output reg [3:0]  led       // 4个LED
);

    // 分频计数器
    reg [24:0] cnt;
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            cnt <= 25'd0;
        else
            cnt <= cnt + 1'b1;
    end
    
    // 取最高位作为闪烁控制
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            led <= 4'b0000;
        else
            led <= cnt[24] ? 4'b1111 : 4'b0000;
    end

endmodule

解释一下：50MHz时钟周期20ns。计数器从0跑到2^25-1，大约需要0.67秒。所以LED每0.67秒翻转一次，人眼就能看到闪烁。

步骤3：添加约束文件

新建一个XDC文件，命名为 led_blink.xdc。内容如下：

# 时钟引脚
set_property PACKAGE_PIN E3 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]

# 复位引脚
set_property PACKAGE_PIN C12 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]

# LED引脚
set_property PACKAGE_PIN H5 [get_ports {led[0]}]
set_property PACKAGE_PIN J5 [get_ports {led[1]}]
set_property PACKAGE_PIN T9 [get_ports {led[2]}]
set_property PACKAGE_PIN T10 [get_ports {led[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[*]}]

注意：引脚编号根据你的开发板原理图来。我这里是Nexys A7的引脚，你的板子可能不同。

步骤4：综合、实现、生成比特流

点击 Run Synthesis，等待综合完成
综合完成后，点击 Run Implementation
实现完成后，点击 Generate Bitstream

这个过程大概5-10分钟。第一次跑会慢一些，因为要生成各种缓存。

步骤5：下载到开发板

连接开发板USB线到电脑
点击 Open Hardware Manager
点击 Auto Connect，识别到设备
右键设备，选择 Program Device
选择生成的 .bit 文件，点击Program

如果一切顺利，你会看到开发板上的LED开始闪烁。嗯，就是这个感觉。

我曾经... 第一次下载时忘了接板子电源，折腾了半小时。后来养成习惯：先上电，再连USB，最后开软件。顺序很重要。

1.5 本章知识体系

下面这张图帮你理清本章的核心逻辑：

这张图把本章内容串起来了。左边是工具链，中间是硬件，右边是实践。三者缺一不可。

1.6 常见问题与解决

最后，我整理了几个新手最容易遇到的问题：

问题	原因	解决方法
Vivado安装卡在80%	网络问题或磁盘空间不足	关闭杀毒软件，确保C盘有20GB以上空间
下载时找不到设备	驱动未安装或USB线有问题	安装Cable Drivers，换一根数据线（不要用充电线）
综合报错：语法错误	Verilog语法写错了	检查分号、begin/end配对、模块名大小写
LED不亮	约束文件引脚不对	对照开发板原理图，重新检查引脚编号

一个小技巧：如果LED不亮，先检查复位引脚。很多板子的复位是低有效，你代码里写的是高有效，那就永远在复位状态。我当年就因为这个查了一下午。

好了，第一章就到这里。环境搭好了，灯也亮了，你已经迈出了FPGA硬件加速的第一步。后面的章节，咱们会一步步深入，从简单的逻辑到复杂的交易系统加速。

记住：点灯只是开始，真正的挑战在后面。但别怕，有我在。

公众号:蓝海资料掘金营，微信deep3321

📚 课程目录

第一章：FPGA开发环境搭建——Vivado/Quartus安装、开发板选型、第一个LED闪烁工程

1.1 两大主流IDE：Vivado vs Quartus

1.2 安装避坑指南

Vivado安装要点

Quartus安装要点

1.3 开发板选型——别花冤枉钱

1.4 第一个工程：LED闪烁

步骤1：创建工程

步骤2：编写Verilog代码

步骤3：添加约束文件

步骤4：综合、实现、生成比特流

步骤5：下载到开发板

1.5 本章知识体系

1.6 常见问题与解决