第2章硬件加速基础

第一章：硬件加速基础——FPGA与ASIC的区别

大家好，我是你们的讲师。在暗池交易这个领域摸爬滚打了十几年，我见过太多团队在硬件选型上栽跟头。今天咱们就从最基础的问题聊起：FPGA和ASIC，到底该怎么选？

说实话，这个问题没有标准答案。但我可以告诉你，在高频交易这个赛道上，FPGA几乎是唯一的选择。为什么？咱们慢慢聊。

1.1 FPGA与ASIC的本质区别

先看一张图，这是我当年入行时手绘的，现在看依然经典：

说白了，FPGA就像乐高积木——你可以随时拆了重搭。ASIC则像定制雕塑——一旦成型，想改就得砸了重来。

核心区别一句话：FPGA是硬件可编程，ASIC是硬件固定。FPGA卖的是「可能性」，ASIC卖的是「确定性」。

1.2 FPGA在高频交易中的优势

我当年参与的第一个高频交易项目，团队花了三个月用CPU做策略回测，延迟始终压不到微秒级。后来换成FPGA，一周就把延迟降到了纳秒级。你想想看，这差距有多大？

具体来说，FPGA有这几个杀手锏：

极低延迟：硬件电路直接处理，没有操作系统开销。我见过最快的FPGA解析UDP包，只需要3个时钟周期。
确定性延迟：CPU有缓存命中、分支预测这些不确定性，FPGA的延迟是固定的。这在暗池交易里太重要了——你永远知道数据什么时候能处理完。
并行处理：FPGA内部可以同时跑几十个独立模块。我曾经在一个项目中同时处理8个交易对的订单流，每个都独立流水线，互不干扰。
灵活迭代：交易策略经常变，ASIC改一次要等半年，FPGA改一次只要几小时。我习惯在周五下午改完代码，周一早上就能上线测试。

我的经验：如果你做的是高频交易，别犹豫，直接上FPGA。ASIC更适合那些算法固定、量级巨大的场景，比如比特币矿机。

1.3 硬件描述语言入门（Verilog/VHDL）

说到FPGA开发，就绕不开硬件描述语言。我个人习惯用Verilog，因为它语法更像C，上手快。但VHDL在军工和航天领域更流行，看团队传统吧。

来看一个最简单的例子——D触发器：

// Verilog 版本
module d_flip_flop (
    input  wire clk,
    input  wire rst_n,
    input  wire d,
    output reg  q
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= 1'b0;
        else
            q <= d;
    end
endmodule

这段代码描述的是什么？说白了就是一个存储单元。时钟上升沿的时候，把输入d的值存到输出q里。复位信号rst_n低电平时，输出清零。

嗯，这里要注意：Verilog里的 <= 是非阻塞赋值，和C语言的 = 完全不是一回事。我刚开始学的时候也犯过这个错——把 <= 写成 =，仿真结果完全不对。

避坑指南：我曾经在项目中因为混淆了阻塞赋值和非阻塞赋值，导致整个流水线逻辑全乱套。花了整整两天才定位到问题。记住：时序逻辑用 <=，组合逻辑用 =。

再看一个组合逻辑的例子——4选1多路选择器：

// Verilog 版本
module mux4 (
    input  wire [1:0] sel,
    input  wire [3:0] data_in,
    output reg        data_out
);
    always @(*) begin
        case (sel)
            2'b00: data_out = data_in[0];
            2'b01: data_out = data_in[1];
            2'b10: data_out = data_in[2];
            2'b11: data_out = data_in[3];
            default: data_out = 1'b0;
        endcase
    end
endmodule

这个 always @(*) 表示组合逻辑，括号里的 * 代表所有输入信号。只要输入变了，输出就会重新计算。说白了就是硬件版的switch-case。

1.4 FPGA开发流程简介

FPGA开发流程，我总结成五步走：

需求分析：搞清楚你要做什么。延迟要求多少？接口是什么？资源够不够？
代码编写：用Verilog/VHDL写RTL代码。我习惯先画时序图，再写代码，这样不容易出错。
功能仿真：用ModelSim或Vivado Simulator跑仿真。这一步能发现90%的逻辑错误。
综合与实现：把RTL代码映射到FPGA的LUT、FF等资源上。这一步会生成网表文件。
时序分析：检查你的设计能不能跑在目标频率上。我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频...嗯，从那以后我再也不敢跳过时序分析了。

我的建议：新手最容易犯的错误是「代码写完直接上板」。千万别！仿真和时序分析这两步省不得。我曾经带过一个实习生，代码写了两天，仿真没跑就上板，结果板子冒烟了...还好只是烧了一个FPGA，要是量产产品就麻烦了。

最后，给大家看一个典型的FPGA开发流程图：

这张图我用了很多年。每次带新人，我都会指着它说：「别想着一步登天，老老实实按流程走。」

小技巧：我习惯在仿真阶段多花点时间。写测试用例的时候，把边界条件、异常情况都覆盖到。这样后面综合、时序分析出问题的概率会小很多。

好了，第一章的内容就到这里。记住：FPGA开发不是写软件，是设计硬件电路。思维方式要转变过来——你写的每一行代码，最终都会变成实实在在的电路。

📚 课程目录

第一章：硬件加速基础——FPGA与ASIC的区别

1.1 FPGA与ASIC的本质区别

1.2 FPGA在高频交易中的优势

1.3 硬件描述语言入门（Verilog/VHDL）

1.4 FPGA开发流程简介