第2章模块化设计基础

模块化设计基础：模块定义与端口声明、模块实例化、层次化设计思想、模块复用原则

模块化设计，说白了就是「搭积木」。

我刚入行那会儿，总喜欢把整个设计塞进一个文件里。结果呢？代码写到后面自己都看不懂了。后来带我的老工程师跟我说了一句话，我记到现在——「一个模块只做一件事，做好它。」

嗯，今天我们就来聊聊模块化设计的几个核心问题。

1. 模块定义与端口声明

每个Verilog模块，就像一颗芯片的「黑盒子」。你不需要知道里面怎么实现的，只要知道它有哪些引脚、能干什么就行。

模块定义的基本结构：

module counter (
    input  wire       clk,      // 时钟
    input  wire       rst_n,    // 异步复位，低有效
    input  wire       en,       // 使能
    output reg  [7:0] count     // 计数值
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= 8'd0;
        else if (en)
            count <= count + 1'b1;
    end

endmodule

这里有几个我个人习惯的要点：

端口方向一定要写清楚：input、output、inout，别偷懒。我见过有人把所有端口都写成wire，然后在模块内部再赋值，这种写法很容易出bug。
命名要有意义：比如clk、rst_n、en，一看就知道是干什么的。别用a、b、c这种。
位宽声明要准确：[7:0]表示8位，别写成[0:7]，虽然语法上没错，但容易混淆。

小技巧：我建议端口声明时，把时钟和复位放在最前面，然后是控制信号，最后是数据信号。这样别人看你的模块接口时，一眼就能抓住重点。

2. 模块实例化

模块定义好了，怎么用？实例化。

你想想看，你写了一个计数器模块，想在顶层用两次，难道把代码复制粘贴两遍？当然不是。实例化就是「调用」已经定义好的模块。

// 顶层模块
module top (
    input  wire       clk,
    input  wire       rst_n,
    input  wire       en_a,
    input  wire       en_b,
    output wire [7:0] count_a,
    output wire [7:0] count_b
);

    // 实例化第一个计数器
    counter u_counter_a (
        .clk   (clk),
        .rst_n (rst_n),
        .en    (en_a),
        .count (count_a)
    );

    // 实例化第二个计数器
    counter u_counter_b (
        .clk   (clk),
        .rst_n (rst_n),
        .en    (en_b),
        .count (count_b)
    );

endmodule

这里要注意几个坑：

端口连接方式：我强烈建议用「.端口名(信号名)」的方式，而不是按位置连接。为什么？因为按位置连接，一旦模块端口顺序变了，你的顶层代码就全废了。我曾经在一个项目中吃过这个亏，改了一个模块的端口顺序，结果顶层实例化全部要重写，那叫一个痛苦。
实例化名称要唯一：u_counter_a、u_counter_b，每个实例的名字不能重复。
未使用的端口：如果某个端口不用，可以悬空，但最好用注释说明一下。

注意：input端口不能悬空！如果某个输入端口不用，必须接一个固定值（比如接地或接电源）。output端口可以悬空，但综合工具会报warning，建议用注释说明。

3. 层次化设计思想

层次化设计，说白了就是「分而治之」。

一个复杂的FPGA设计，如果平铺直叙地写在一个模块里，那代码量可能上万行，调试起来简直噩梦。层次化设计就是把大问题拆成小问题，每个小问题用一个模块解决，然后把这些模块像搭积木一样组合起来。

层次化设计的核心思想：

顶层模块：只负责模块间的互联，不实现具体功能。
中间层模块：负责某个子功能，比如数据通路、控制逻辑。
底层模块：实现最基础的功能，比如计数器、寄存器、加法器。

我举个例子。假设你要设计一个UART收发器：

顶层模块：UART_top，负责连接波特率发生器、发送模块、接收模块。
中间层：baud_gen（波特率发生器）、tx_module（发送模块）、rx_module（接收模块）。
底层：divider（分频器）、shift_reg（移位寄存器）、parity_check（奇偶校验）。

这样做的好处是什么？

调试方便：哪个模块出了问题，直接定位到那个模块去查。
复用性强：分频器写好了，下次别的项目也能用。
团队协作：每个人负责一个模块，最后在顶层拼起来就行。

我的经验：层次化设计时，模块间的接口信号越少越好。接口多了，耦合就强，改一个模块可能影响一片。我一般会花时间仔细设计接口，宁可多写几行内部逻辑，也要把接口简化。

4. 模块复用原则

模块复用，是FPGA设计效率的关键。你想想看，如果每个项目都从零开始写，那得累死。

模块复用有几个原则：

通用性：模块的参数化设计。比如计数器，不要写死位宽，用parameter来定义。
独立性：模块不依赖外部状态。比如不要在一个模块里直接引用另一个模块的内部信号。
文档化：每个模块都要有清晰的接口说明和功能描述。我见过太多「无注释代码」，过了一个月自己都看不懂。

举个例子，参数化计数器：

module counter #(
    parameter WIDTH = 8
) (
    input  wire             clk,
    input  wire             rst_n,
    input  wire             en,
    output reg  [WIDTH-1:0] count
);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= {WIDTH{1'b0}};
        else if (en)
            count <= count + 1'b1;
    end

endmodule

这样，下次你需要一个16位计数器，直接实例化并设置参数WIDTH=16就行了，不用重新写代码。

避坑指南：我曾经复用过一个模块，结果发现它内部有一个always块对全局时钟的上升沿和下降沿都敏感。这个模块在原来的项目里能用，但换到新项目里，时序就乱了。所以复用模块时，一定要检查它有没有隐含的时序假设。

知识体系结构图

下面这张图，帮你理清模块化设计的核心逻辑：

这张图展示了模块化设计的四个核心维度。每个维度下面还有更细的要点，你在实际项目中可以对照着检查自己的设计。

总结一下

模块化设计不是什么高深的理论，它就是一套「怎么把代码写得更清爽、更可维护」的方法论。

模块定义：端口声明要规范，命名要有意义。
实例化：用命名端口连接，别偷懒按位置。
层次化：大问题拆小问题，顶层只负责连线。
复用：参数化、独立化、文档化，让模块能跨项目使用。

嗯，这些原则说起来简单，但真正做好需要多练。我刚开始做设计时，也踩过不少坑，但慢慢养成好习惯后，代码质量确实提升了一大截。希望今天的分享对你有帮助。

📚 课程目录

模块化设计基础：模块定义与端口声明、模块实例化、层次化设计思想、模块复用原则

1. 模块定义与端口声明

2. 模块实例化

3. 层次化设计思想

4. 模块复用原则

知识体系结构图

总结一下