1. FPGA基础概念与开发环境搭建

1.1 FPGA到底是什么？

FPGA，全称是现场可编程门阵列。说白了，它就是一盒可以让你随意搭建数字电路的乐高积木。

我刚开始接触FPGA时，总觉得它就是个高级芯片。后来做了几个项目才真正理解——FPGA的核心在于「硬件可编程」。你写的代码，最终会变成实实在在的硬件电路。这和CPU完全不同。

1.2 FPGA vs CPU vs GPU

我经常被问到这个问题：「FPGA和CPU、GPU到底有啥区别？」

嗯，咱们用个比喻来说清楚：

• CPU 就像一个大厨，什么菜都能做，但一次只能做一道。适合处理复杂、多变的逻辑。
• GPU 像一群帮厨，专门切菜、洗菜，适合做大量重复的简单工作。比如图像渲染、矩阵运算。
• FPGA 像一套可定制的厨房设备。你可以把灶台、烤箱、流水线按需组装。适合对延迟要求极低、需要并行处理的场景。

我在做通信基带处理时遇到过这种情况：CPU处理一个数据包要几十微秒，GPU虽然快但功耗高。最后用FPGA做，延迟降到纳秒级，功耗还低。这就是FPGA的硬核优势。

特性	CPU	GPU	FPGA
执行方式	顺序执行指令	并行执行简单运算	硬件并行，无指令开销
延迟	微秒级	毫秒级	纳秒级
灵活性	极高	中等	高（可重配置）
功耗	中等	较高	较低
适合场景	操作系统、复杂算法	图像处理、AI训练	通信、工业控制、高速接口

1.3 主流厂商介绍

目前FPGA市场基本是两强争霸：Xilinx（赛灵思） 和 Intel（原Altera）。

Xilinx 是我个人用得最多的。它的Vivado工具链虽然刚开始有点重，但用顺手了真的很强大。Xilinx的7系列、UltraScale系列覆盖了从低端到高端的全部需求。我第一个FPGA项目就是用Xilinx的Spartan-6做的，那会儿还是ISE工具，现在都换Vivado了。

Intel 的FPGA（原Altera）在工业控制领域很常见。Quartus工具相对轻量一些，对新手更友好。我记得有一次帮客户做电机控制，用的就是Intel的Cyclone V系列，开发周期比预期短了不少。

1.4 Vivado/Quartus安装与License配置

环境搭建这块，我踩过不少坑。这里把关键步骤和避坑指南分享给大家。

Vivado安装要点

1. 版本选择：我个人习惯用最新的稳定版。Vivado每年出一个大版本，比如2023.2、2024.1。别追最新，等第一个补丁出来再装。
2. 安装路径：不要有中文路径！不要有空格！我见过有人装在「D:\FPGA工具\Vivado 2023」结果编译报错，折腾半天才发现是路径问题。
3. 组件选择：如果只是做数字逻辑，只勾选「Vivado」和「Vitis」就够了。全选的话安装包要80多G，没必要。

License配置

Xilinx的License分两种：Node-locked（锁定节点）和Floating（浮动）。

对于个人学习，用免费WebPack License就够了。安装完成后，打开Vivado License Manager，选择「Obtain License」→「Get Free WebPack License」，登录Xilinx账号就能获取。嗯，这里要注意：免费License只支持部分器件，比如Artix-7、Spartan-7这些中低端系列。

Quartus安装要点

1. 版本选择：Quartus Prime分三个版本：Lite（免费）、Standard（标准）、Pro（专业）。初学者用Lite版就行，功能完全够用。
2. 安装步骤：下载后直接运行安装程序。注意要勾选「Device Support」里你需要的器件系列，比如Cyclone V、MAX 10。
3. License配置：Intel的免费License不需要单独申请。安装时选择「Web Edition」，安装完就能直接用。

1.5 第一个LED闪烁工程

好了，理论说完了，咱们动手写个最简单的工程——让LED闪烁。这是FPGA界的「Hello World」。

你想想看，一个LED闪烁背后其实包含了FPGA开发的核心流程：设计输入→综合→实现→下载。搞懂这个，后面再复杂的工程也是这个套路。

Vivado版本

// led_blink.v
module led_blink (
    input  wire       clk,      // 50MHz 系统时钟
    input  wire       rst_n,    // 复位信号，低有效
    output reg        led       // LED输出
);

    // 计数器：50MHz时钟，计数到25_000_000时翻转一次
    // 这样LED闪烁频率约为1Hz
    reg [24:0] cnt;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt <= 25'd0;
            led <= 1'b0;
        end else begin
            if (cnt == 25'd24_999_999) begin
                cnt <= 25'd0;
                led <= ~led;   // 翻转LED状态
            end else begin
                cnt <= cnt + 1'b1;
            end
        end
    end

endmodule

Quartus版本

// led_blink.v (与Vivado版本完全兼容)
module led_blink (
    input  wire       clk,
    input  wire       rst_n,
    output reg        led
);

    reg [24:0] cnt;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt <= 25'd0;
            led <= 1'b0;
        end else begin
            if (cnt == 25'd24_999_999) begin
                cnt <= 25'd0;
                led <= ~led;
            end else begin
                cnt <= cnt + 1'b1;
            end
        end
    end

endmodule

约束文件（XDC）

# 时钟约束
create_clock -period 20.000 [get_ports clk]

# 引脚分配
set_property PACKAGE_PIN Y9 [get_ports clk]
set_property PACKAGE_PIN U18 [get_ports rst_n]
set_property PACKAGE_PIN R14 [get_ports led]

# 电平标准
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports led]

引脚分配要根据你的开发板来。我用的是一块Artix-7开发板，时钟在Y9引脚，LED在R14。你的板子可能不一样，查一下原理图就行。

1.6 本章知识体系

下面这张图把本章的核心逻辑串起来了。我画图时习惯用这种结构化的方式，方便大家理解FPGA开发的整体脉络。

这张图把本章内容分成了四个层次：从核心概念出发，到对比分析，再到厂商选择，最后落地到实际工程。你跟着这个脉络走，FPGA开发的全流程就清晰了。