一、模块化设计概述
什么是模块化设计？
模块化设计，说白了就是把一个复杂的大系统，拆成一个个独立的小模块。每个模块负责自己的那摊事，对外只留几个接口。
我刚开始做FPGA那会儿，接过一个前辈留下的项目。好家伙，一个顶层文件写了三千行，所有逻辑揉在一起。想改个计数器，得把整个代码翻三遍。后来我花了整整两周才理清楚——这就是没有模块化的代价。
模块化设计其实不新鲜。你想想看，我们写软件有函数、有类；搭电路有芯片、有板卡。FPGA设计也一样，只不过我们用的是Verilog或VHDL，把功能拆成一个个module。
核心定义：模块化设计是将系统按功能划分成若干独立、可复用、可替换的模块，每个模块有清晰的接口和职责边界。
为什么需要模块化？
这个问题我问过不少刚入行的工程师。有人说是为了代码好看，有人说是为了分工。其实没那么玄乎，我总结三个最实在的理由：
- 可维护性——改一处不影响全局。我在项目中遇到过，客户突然要改数据位宽。如果是模块化设计，改一个模块的接口参数就行。要是全揉在一起？呵呵，改完还得重新仿真验证整个系统。
- 可复用性——写一次，到处用。比如一个SPI控制器，我写了不下二十遍。后来学乖了，封装成通用模块，参数化配置。新项目直接拿来用，省了至少三天调试时间。
- 可验证性——小模块容易测。一个几千门的模块，写个testbench跑几分钟就完事。整个系统几百万门，跑一次仿真要半天。你说哪个效率高？
我的经验：模块化设计前期确实要多花点时间规划，但后期节省的时间至少是前期的5倍。这个账，算得过来。
模块化设计的核心原则
说到原则，就不得不提那句老话：高内聚、低耦合。这六个字，我做了十年FPGA，越品越有味道。
高内聚
什么叫高内聚？就是一个模块只干一件事，而且把这件事干好。
举个例子，你写一个UART模块。它的职责就是串并转换、波特率生成、收发控制。别把什么CRC校验、FIFO管理、协议解析都塞进去。每个功能单独成模块，各司其职。
我曾经见过一个同事，把整个通信协议栈写在一个模块里。结果调试的时候，想单独测个帧同步，得把整个协议跑一遍。这就是典型的内聚不够。
避坑指南：我曾经犯过一个错误——为了追求"代码精简"，把两个功能相关的模块合并了。结果后来需求变更，其中一个功能要改，另一个完全不受影响。拆开重写？那叫一个痛苦。记住：宁可多几个模块，也别揉在一起。
低耦合
低耦合就是模块之间只通过定义好的接口通信，不直接访问内部信号。
我习惯用以下方式实现低耦合：
- 接口标准化——用valid-ready握手协议，或者AXI-Stream这种成熟总线
- 参数化配置——用parameter或generic定义位宽、深度等参数
- 避免全局信号——少用全局复位、全局使能，除非真的需要
你想想看，如果两个模块之间直接连了十几个内部信号，改一个模块的时序，另一个也得跟着调。这哪是模块化？分明是藕断丝连。
模块化设计的知识体系
下面这张图，是我这些年总结的模块化设计知识框架。你看一眼，心里就有谱了。
一个简单的模块化示例
光说不练假把式。我写个最简单的计数器模块，你看模块化长什么样：
// 模块化计数器 - 高内聚：只做计数
// 低耦合：通过参数和接口通信
module counter #(
parameter WIDTH = 8 // 可配置位宽
)(
input wire clk,
input wire rst_n,
input wire en, // 使能
input wire load, // 加载
input wire [WIDTH-1:0] load_val,// 加载值
output reg [WIDTH-1:0] count // 计数值
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
count <= 0;
else if (load)
count <= load_val;
else if (en)
count <= count + 1;
end
endmodule你看，这个模块就干一件事——计数。想改位宽？改parameter就行。想复用？直接例化。这就是模块化的精髓。
记住：好的模块化设计，应该让使用者只看接口就知道怎么用，不用关心内部实现。就像你开车，知道方向盘、油门、刹车怎么用就行，不用懂发动机怎么工作的。
嗯，这一章就聊到这儿。模块化设计不是一蹴而就的，需要在实际项目中慢慢积累感觉。后面我们会深入每个具体技巧，到时候再细聊。
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