1. FPGA资源概览：FPGA内部结构全景介绍
各位同学，咱们今天聊聊FPGA的“五脏六腑”。
很多人刚接触FPGA时，觉得它就是一块“万能芯片”。其实不然。FPGA内部的结构，是有明确分工的。你想想看，一个城市要有住宅区、商业区、交通枢纽，FPGA也一样。它由CLB、BRAM、DSP、IOB、时钟资源和布线资源这几大块组成。
我个人习惯，拿到一个新器件，第一件事就是看它的资源分布图。为什么？因为资源的位置，直接决定了你的设计能不能跑得通、跑得快。
1.1 CLB：可配置逻辑块——FPGA的“肌肉”
CLB是FPGA最核心的部分。说白了，它就是用来实现各种逻辑功能的“积木块”。
每个CLB里包含若干个Slice。Slice里又有查找表（LUT）、触发器和进位链。LUT负责组合逻辑，触发器负责时序逻辑。嗯，这里要注意：不同厂商的CLB结构略有差异。Xilinx的Slice分为SLICEL和SLICEM，后者可以当分布式RAM用。Altera的ALM则更灵活，一个ALM能拆成两个LUT。
我在项目中遇到过一个问题：一个同事把大量组合逻辑塞进一个CLB里，结果时序跑不过。后来发现，LUT的输入引脚是有限的，超过6输入就得级联，延迟就上去了。所以，写代码时别太“省”资源，该拆就拆。
关键点：CLB是FPGA的“计算单元”，但它的能力受限于LUT输入宽度和触发器数量。合理分配逻辑，别让一个CLB“超载”。
1.2 BRAM：块RAM——FPGA的“记忆体”
BRAM是FPGA里专门用来存数据的。它不像CLB那样能拼出RAM，而是独立的硬核模块。
每个BRAM通常是36Kb大小，可以配置成单端口、双端口、甚至FIFO。我建议你记住一个数字：BRAM的读写延迟是固定的，一般1-2个时钟周期。这比用LUT拼出来的分布式RAM快得多。
我曾经在一个图像处理项目里，需要缓存一整行视频数据。用BRAM做行缓存，一个时钟周期就能读写一个像素。如果用LUT拼，不仅面积大，时序还容易崩。所以，大块数据存储，优先选BRAM。
实用技巧：BRAM支持“真双端口”，可以同时读写不同地址。这在乒乓操作里特别好用。我习惯把BRAM的读写时钟分开，这样读写可以跑在不同频率下。
1.3 DSP：数字信号处理单元——FPGA的“算力引擎”
DSP模块是专门做乘法和累加的。它不像CLB那样用LUT拼乘法器，而是硬核实现。
每个DSP48E2（Xilinx 7系列）可以完成一个25x18的乘法，然后累加。你想想看，如果用LUT拼一个32位乘法器，要消耗上百个LUT，延迟还大。DSP模块一个时钟周期就搞定。
我在做通信基带算法时，大量用到FIR滤波器。每个抽头就是一个乘加运算。用DSP实现，一个时钟周期能处理多个抽头。如果用CLB拼，不仅资源爆炸，时序也跑不到500MHz。所以，有乘法、有累加，优先用DSP。
避坑指南：我曾经把DSP的输入数据位宽搞错了。DSP48E2的输入是25位和18位，如果数据超过这个范围，会自动截断。结果仿真没问题，上板子数据就错了。所以，用DSP前，一定确认数据位宽。
1.4 IOB：输入输出块——FPGA的“手脚”
IOB是FPGA和外界打交道的接口。它负责把芯片内部的信号，转换成外部引脚的电平。
每个IOB里包含输入缓冲、输出缓冲、以及可选的延迟单元。不同Bank的IOB支持不同的电平标准，比如LVCMOS、LVDS、HSTL等。我建议你设计时，把同一种电平标准的信号放在同一个Bank里，这样能避免跨Bank的时序问题。
我记得有一次，一个同事把DDR3的地址线和数据线分在了两个Bank，结果因为Bank电压不同，信号质量很差。后来重新分配引脚才解决。所以，IOB的分配，一定要提前规划。
1.5 时钟资源：FPGA的“心跳”
时钟是FPGA里最重要的信号。没有稳定的时钟，所有逻辑都是乱的。
FPGA内部有专门的时钟网络，包括全局时钟缓冲器（BUFG）、PLL和MMCM。全局时钟网络可以驱动整个芯片，延迟和抖动都很小。PLL和MMCM则用来产生不同频率的时钟，或者做时钟相位调整。
我习惯把主时钟通过BUFG接入全局时钟网络。这样，无论逻辑放在芯片的哪个角落，时钟都能同步到达。如果用了局部时钟网络，可能会因为布线延迟导致时序问题。
核心原则：时钟信号必须走专用时钟网络。别用普通逻辑产生时钟，否则抖动和延迟会让你崩溃。
1.6 布线资源：FPGA的“血管”
布线资源是连接所有模块的“高速公路”。它分为全局布线和局部布线。
全局布线连接不同区域的模块，延迟较大。局部布线连接同一个CLB或相邻CLB内的逻辑，延迟很小。你想想看，如果两个逻辑模块离得很远，信号要走很长的全局布线，延迟自然就大。
我在做高速设计时，经常用“区域约束”把相关逻辑放在一起。比如，一个数据通路的所有模块，都放在同一个时钟区域里。这样，布线延迟可控，时序容易收敛。如果放任工具自动布线，它可能会把逻辑分散到芯片各处，导致时序跑不过。
1.7 资源分布图：一张图看懂全局
下面这张图，是我自己画的FPGA资源分布示意图。它展示了CLB、BRAM、DSP、IOB和时钟资源在芯片中的大致位置。
从这张图可以看出：IOB在芯片四周，负责信号进出。CLB、BRAM、DSP在内部，各自占据不同区域。时钟资源在芯片顶部，通过全局时钟网络驱动所有模块。布线资源则像血管一样，贯穿整个芯片。
1.8 资源选择策略：怎么选最合适？
了解了每种资源的作用，接下来就是怎么选的问题。我总结了一个简单的选择策略：
| 功能需求 | 推荐资源 | 原因 |
|---|---|---|
| 组合逻辑（与或非） | CLB (LUT) | LUT天生适合实现组合逻辑 |
| 时序逻辑（寄存器） | CLB (触发器) | 每个Slice自带多个触发器 |
| 大容量数据存储 | BRAM | 硬核实现，速度快，面积小 |
| 乘法/累加运算 | DSP | 硬核乘法器，一个周期搞定 |
| 时钟生成/调整 | PLL/MMCM | 专用时钟资源，抖动小 |
| 信号输入/输出 | IOB | 负责电平转换和驱动 |
嗯，这个表格基本覆盖了常见场景。但实际项目中，往往需要组合使用多种资源。比如一个FIR滤波器，既要用DSP做乘加，又要用BRAM存系数，还要用CLB做控制逻辑。这时候，资源之间的配合就很重要了。
个人经验：我建议你在写代码前，先画一个资源分配草图。把每个模块用什么资源、占多少量，提前规划好。这样，综合后资源不够或时序不过时，你心里有数，知道该从哪里优化。
1.9 小结
FPGA的资源，说白了就是CLB、BRAM、DSP、IOB、时钟和布线这六大块。每块都有自己的特长，也有自己的局限。你想想看，如果你让CLB去干乘法，让DSP去存数据，那效率肯定低。
我在项目中见过太多“资源滥用”的例子。有人用LUT拼了一个64位乘法器，结果面积爆炸；有人用BRAM做FIFO，但忘了配置成“真双端口”，导致读写冲突。这些坑，其实都是对资源特性不了解造成的。
所以，我的建议是：拿到一个新器件，先看它的资源分布图。记住每种资源的位置、大小和特性。然后，在设计时，把合适的任务分配给合适的资源。这样，你的设计才能高效、稳定。
一句话总结：FPGA资源不是万能的，但用对了，它就是万能的。
公众号:蓝海资料掘金营，微信deep3321