4、组合逻辑设计规范
组合逻辑，说白了就是没有记忆功能的电路。输入一变，输出立马跟着变。听起来简单吧？但我在实际项目中见过太多人在这上面栽跟头了。今天咱们就聊聊组合逻辑设计的几个关键规范。
4.1 assign语句使用规范
assign语句是描述组合逻辑最直接的方式。我个人习惯用它来描述简单的数据通路，比如多路选择、数据拼接这类操作。
核心原则：一个assign只做一件事。别把多个逻辑揉在一起。
看个反面例子：
// 不推荐：一个assign里塞了太多逻辑
assign result = (sel_a) ? data_a :
(sel_b) ? data_b :
(sel_c) ? (flag ? data_c1 : data_c2) :
data_default;这种写法，说实话，可读性太差了。我建议拆开写：
// 推荐：逻辑清晰，便于维护
wire [7:0] mux_c;
assign mux_c = flag ? data_c1 : data_c2;
wire [7:0] mux_out;
assign mux_out = sel_a ? data_a :
sel_b ? data_b :
sel_c ? mux_c :
data_default;嗯，这样一看就清楚多了。你想想看，如果三个月后回来改代码，哪种写法更容易理解？
小技巧：assign语句的赋值对象尽量用wire类型。如果你非要用reg，记得在always块里赋值，别混着来。
4.2 条件运算符（?:）与always块选择
这里有个经典问题：什么时候用条件运算符，什么时候用always块？
我的经验是这样的：
- 简单二选一或多选一 → 用条件运算符
- 需要if-else if-else复杂判断 → 用always块
- 涉及case语句 → 用always块
举个例子：
// 条件运算符写法（适合简单场景）
assign data_out = (addr_valid) ? mem_data[addr] : 8'h00;
// always块写法（适合复杂场景）
always @(*) begin
if (mode == 2'b00)
data_out = input_a;
else if (mode == 2'b01)
data_out = input_b;
else if (mode == 2'b10)
data_out = input_c;
else
data_out = input_d;
end我在项目中遇到过有人非要用条件运算符实现复杂逻辑，结果写了一长串，调试的时候自己都看晕了。何必呢？
注意：always @(*)里的敏感列表一定要写全。漏掉一个信号，综合出来的电路可能跟你想象的不一样。我见过有人漏了敏感信号，仿真和实际跑出来结果不一样，查了两天才找到原因。
4.3 组合逻辑环路（Combinational Loop）避坑指南
组合逻辑环路，这可是个大坑。我曾经在一个项目中，因为一个组合环路，导致芯片功耗异常高，温度直接飙到80度以上。
什么是组合环路？说白了就是输出又绕回来影响输入，中间没有寄存器打断。比如：
// 危险！组合逻辑环路
assign a = b & c;
assign b = a | d;这种写法，综合工具可能会报warning，但有时候它不会报。你想想看，a依赖b，b又依赖a，这不就死循环了吗？
避坑指南：
- 检查所有反馈路径：确保每个反馈路径上至少有一个寄存器
- 使用综合工具的环路检测：跑综合时打开环路检测选项
- 代码审查时重点关注：我习惯在代码审查时专门画一张数据流图，标出所有反馈路径
我曾经接手过一个项目，前任工程师写了一段带组合环路的代码。仿真时功能正常，但实际芯片上电后，那个环路区域温度比其他地方高了20度。最后不得不改版，损失了几十万。
为什么会这样？因为组合环路会导致信号在极短时间内反复翻转，产生大量动态功耗。严重的话，芯片直接烧掉都有可能。
4.4 扇出与扇入控制
扇出，就是一个信号驱动了多少个负载。扇入，就是一个模块接收了多少个输入信号。
这两个参数，直接影响时序和功耗。我一般遵循以下原则：
| 参数 | 建议值 | 超标后果 |
|---|---|---|
| 扇出 | ≤ 20 | 信号延迟增大，时序难收敛 |
| 扇入 | ≤ 10 | 组合逻辑级数增加，路径变长 |
控制扇出的方法：
- 复制寄存器：把高扇出信号复制几份，分别驱动不同区域
- 插入缓冲器：在关键路径上加缓冲器，增强驱动能力
- 层次化设计：把高扇出信号放在顶层，通过层次结构分散负载
控制扇入的方法：
- 分组处理：把多个输入信号先分组处理，再合并结果
- 使用查找表：对于固定逻辑，用查找表代替组合逻辑
- 流水线设计：把长路径拆成多级流水线
个人经验：复位信号和时钟使能信号最容易出现高扇出问题。我习惯在顶层就把这些信号复制好，每个副本驱动不超过20个寄存器。
嗯，说到扇出控制，我想起一个案例。有个同事设计的时钟使能信号扇出达到了80多，结果那个使能路径的延迟比其他路径大了好几纳秒，时序怎么都修不好。后来复制了4份，问题就解决了。
好了，组合逻辑设计规范就聊到这儿。记住一句话：组合逻辑看似简单，但坑不少。写代码时多想想，仿真时多测测，综合时多看看。养成好习惯，能省很多麻烦。