4、技术趋势研判:摩尔定律的现状、先进工艺节点选择、异构集成趋势

做芯片产品定义,最怕什么?

最怕你刚把规格书定下来,工艺路线就过时了。或者你选了个最先进的节点,结果流片成本把整个项目压垮。

这一章,咱们聊聊技术趋势的研判。说白了,就是怎么在摩尔定律快“撞墙”的今天,做出不后悔的工艺选择。

4.1 摩尔定律的现状:它还没死,但确实慢了

摩尔定律,大家耳熟能详。每18-24个月,晶体管密度翻一番。我入行那会儿,这定律几乎是铁律。但现在呢?

嗯,它还在,但节奏变了。从“每两年翻倍”变成了“每三年甚至更久翻倍”。为什么?

  • 物理极限逼近:到了3nm、2nm,量子隧穿效应开始捣乱。电子会“穿墙”,漏电流控制变得极其困难。
  • 成本飙升:建一条3nm产线,投资超过200亿美元。这不是一般公司玩得起的。我记得2018年有个项目,本来想上7nm,结果算完NRE(非 recurring engineering,一次性工程费用)成本,老板脸都绿了。
  • 性能收益递减:以前每代工艺,性能提升30%以上,功耗降一半。现在呢?从7nm到5nm,性能提升可能只有15%,功耗改善也有限。

核心观点:摩尔定律从“工艺驱动”转向了“系统驱动”。单纯靠缩小晶体管尺寸来提升性能,性价比越来越低。你得从架构、封装、软件层面找增量。

4.2 先进工艺节点选择:不是越新越好

很多产品经理有个误区:选工艺,一定要选最新的。其实不然。

我个人习惯,做工艺选择时,先问三个问题:

  1. 你的产品生命周期多长?消费电子(手机、手表)追求极致PPA(性能、功耗、面积),可以冲5nm、3nm。但工业、汽车芯片,生命周期5-10年,选成熟工艺(28nm、40nm)反而更稳妥。
  2. 你的量有多大?量小(百万颗以下),选先进工艺,光罩成本就让你亏本。量大(千万颗以上),先进工艺的单价优势才能体现。
  3. 你的IP生态成熟吗?先进工艺的IP(知识产权核)库往往不完整。我在一个AI芯片项目上吃过亏——选了7nm,结果发现没有合适的SerDes(串行器/解串器)IP,最后只能自己设计,延期了半年。

下面这张表,是我自己总结的工艺选择参考:

应用领域 推荐工艺节点 关键考量
高性能计算(CPU/GPU) 5nm / 3nm 极致性能,成本不敏感
移动SoC(手机/平板) 4nm / 6nm PPA平衡,功耗是关键
物联网(IoT) 28nm / 40nm 超低功耗,成本敏感
汽车电子(ADAS/座舱) 7nm / 16nm 可靠性、车规认证、长期供货
工业控制 55nm / 90nm 耐高温、抗干扰、成熟稳定

避坑指南:我曾经在一个边缘计算项目上,盲目选了12nm FinFET(鳍式场效应晶体管)工艺。结果发现,这个节点的漏电流在高温下(85°C以上)失控,导致芯片功耗超标。最后不得不降频使用,性能大打折扣。所以,选工艺前,一定要拿到foundry(晶圆代工厂)的PVT(工艺-电压-温度)仿真数据,特别是你产品的极端工况。

4.3 异构集成趋势:Chiplet是未来

既然单芯片的工艺红利在减少,那怎么办?

答案就是:异构集成。说白了,就是把不同工艺、不同功能的芯片,封装在一起,像一个芯片一样工作。

这背后的核心技术,叫Chiplet(小芯片)。

为什么Chiplet会火?我分析有三个原因:

  • 良率提升:一个大芯片(比如500mm²),良率可能只有60%。但如果拆成4个小芯片(每个125mm²),每个小芯片的良率可以到90%以上。整体良率大幅提升,成本反而下降。
  • 工艺解耦:计算核心(CPU/GPU)可以用5nm,追求性能;I/O(输入输出)接口可以用28nm,追求成熟和低成本。各取所需,不用再妥协。
  • 设计复用:你可以把一颗成熟的DDR(双倍数据速率)控制器芯片,做成一个Chiplet,用在多个产品上。不用每次都重新设计。

下面这张图,展示了Chiplet架构的核心逻辑:

Chiplet 异构集成架构图 封装基板 (Interposer / Substrate) 计算核心 (5nm / 3nm) CPU / GPU / NPU 内存控制器 (28nm / 40nm) DDR5 / HBM 接口 I/O 接口 (55nm / 90nm) PCIe / USB / Ethernet Die-to-Die 互联 (UCIe / BoW / HBI) 外部接口 (BGA Ball) 先进工艺 (5nm) 成熟工艺 (28nm) 成熟工艺 (55nm) 互联总线

你想想看,这种架构下,产品定义的灵活性就大多了。你可以像搭积木一样,组合不同功能的Chiplet,快速推出针对不同市场的SKU(库存单位)。

注意:Chiplet虽然好,但也不是万能药。它带来的挑战也很明显:

  • 互联标准不统一:目前有UCIe(通用小芯片互联标准)、BoW(桥接芯片)、HBI(高带宽互联)等多种标准。选哪个?我建议优先看生态,UCIe目前支持最广。
  • 测试复杂度剧增:每个Chiplet要单独测试,封装后还要做系统级测试。测试成本可能翻倍。
  • 热管理难题:多个die(裸片)堆在一起,散热是个大问题。特别是计算核心和I/O接口的功耗密度差异很大。

4.4 我的研判框架:三看原则

最后,分享一个我一直在用的研判框架。做技术趋势判断时,我只看三点:

  1. 看成本曲线:这个技术的单位成本,未来3年能降多少?如果降不下来,就别碰。
  2. 看生态成熟度:有没有足够的工具链、IP、代工厂支持?没有生态,再好的技术也是空中楼阁。
  3. 看应用场景:这个技术能解决什么实际问题?别为了用新技术而用新技术。

举个例子。前两年3D封装很火,很多公司都想上。但我当时判断,3D封装的成本太高,而且散热问题没解决,不适合消费电子。结果呢?确实,除了少数高端HBM(高带宽内存)产品,3D封装在消费领域基本没铺开。反倒是2.5D封装(通过硅中介层互联)成了主流。

嗯,技术趋势研判,说白了就是“在正确的时间,用正确的技术,做正确的产品”。别追新,别守旧,务实就好。


公众号:蓝海资料掘金营,微信deep3321