2、核心器件结构：FinFET与GAAFET的原理对比、关键电学参数（Ion/Ioff、SS、DIBL）、器件尺寸缩放规则

各位同学，咱们今天聊点硬核的。芯片能不能跑得快、功耗低，说白了，最底层的功夫全在晶体管上。我入行那会儿，还是平面MOSFET的天下，后来眼看着它走到物理极限，FinFET横空出世，再到现在的GAAFET。这中间的故事，其实就是一场跟漏电、跟短沟道效应的拉锯战。

2.1 从平面到立体：FinFET凭什么能打？

先说说FinFET。为什么叫Fin？你想想看，它的沟道像鱼鳍一样竖起来了。栅极从原来只控制一个面，变成包裹三个面。这样一来，栅极对沟道的控制力就强多了。

核心原理：

• 沟道立起来：在同样的平面面积下，等效沟道宽度可以做得更宽，驱动电流更大。
• 三面栅控：栅极包裹鳍的三个面，有效抑制了漏电。
• Fin高度决定电流：我记得在28nm节点刚推FinFET时，很多人不习惯。以前调沟道宽度靠画版图，现在得靠数Fin的数量和调Fin高度。

2.2 GAAFET：栅极把沟道“抱”起来了

到了5nm以下，FinFET也快扛不住了。为什么？因为Fin的宽度（Fin Width）不能再缩了，再缩漏电就压不住。这时候，GAAFET（Gate-All-Around FET）登场了。

GAAFET的核心变化：

• 纳米片/纳米线：沟道变成水平堆叠的纳米片，栅极360度包裹。
• 更强的控制力：四个面都被栅极包围，短沟道效应被压到最低。
• 堆叠提升电流：通过堆叠多层纳米片，在不增加平面面积的前提下，把驱动电流堆上去。

我个人习惯把FinFET比作“三明治”，GAAFET则是“热狗”——栅极把沟道整个包在中间。你想想看，哪个控制力更强？

2.3 关键电学参数：Ion/Ioff、SS、DIBL

做工艺整合，这几个参数是天天要打交道的。我简单说说我的理解。

2.3.1 Ion 和 Ioff

• Ion（开态电流）：晶体管导通时能提供的电流。越大越好，决定了电路速度。
• Ioff（关态漏电）：晶体管关断时漏过去的电流。越小越好，决定了静态功耗。

这里有个trade-off。你想让Ion大，就得把阈值电压Vth做低，但Vth一低，Ioff就指数级上升。我在28nm项目里调过一组器件，Vth降了50mV，Ion涨了8%，但Ioff翻了3倍。嗯，这就是所谓的“功耗-性能平衡”。

2.3.2 亚阈值摆幅（SS）

SS衡量的是：栅压每变化多少，能让漏电流变化一个数量级。理想值是60mV/dec，但实际器件很难达到。

• SS越小越好：说明栅控能力强，开关切换快。
• FinFET的SS：一般在70-85 mV/dec之间。
• GAAFET的SS：可以做到65-75 mV/dec，更接近理想值。

为什么会这样？因为GAA的栅极包裹更完整，沟道电势分布更均匀，漏电路径更少。

2.3.3 DIBL（漏致势垒降低）

DIBL是个很讨厌的效应。简单说，就是漏端电压高了，会把源端的势垒拉低，导致关不断。

• DIBL值越小越好：说明器件对漏压不敏感。
• FinFET的DIBL：通常在80-120 mV/V。
• GAAFET的DIBL：可以做到50-80 mV/V，短沟道效应抑制得更好。

2.4 器件尺寸缩放规则

说到缩放，摩尔定律的核心就是“等比例缩小”。但到了FinFET和GAAFET时代，缩放规则变了。

传统缩放（平面MOSFET时代）：

参数	缩放因子
沟道长度L	1/k
栅氧厚度Tox	1/k
电源电压Vdd	1/k
掺杂浓度	k

FinFET时代的缩放：

• Fin Pitch（鳍间距）：是主要缩放对象。从14nm的42nm缩到7nm的30nm。
• Fin Width（鳍宽）：基本不动，卡在5-7nm左右。再窄工艺做不出来，漏电也压不住。
• Fin Height（鳍高）：反而在增加，从30nm涨到50nm以上，用来补偿电流。

GAAFET时代的缩放：

• 纳米片厚度：成为关键参数，从7nm缩到5nm、3nm。
• 纳米片间距：也在缩，但受限于寄生电容。
• 堆叠层数：从3层增加到4层、5层，用来提升Ion。

2.5 知识体系总览

下面这张图，是我自己整理的FinFET与GAAFET对比框架。你把它记在脑子里，后面学工艺整合会顺很多。

好了，这一章的核心内容就这些。FinFET和GAAFET的区别，说白了就是栅极控制力的升级。你掌握了Ion/Ioff、SS、DIBL这三个参数，再理解缩放规则，后面学工艺整合就会轻松很多。