3. 电源网络规划：电源轨道的分类、拓扑结构与设计原则

各位好，我是老张。今天咱们聊聊电源网络规划。说实话，这活儿看着不起眼，但出过事儿的工程师都知道——电源没规划好，芯片回来就是一堆废硅。我见过太多项目，功能仿真跑得飞起，一上电就冒烟，最后查出来都是电源网络的问题。

电源网络规划，说白了就是给芯片里的每个模块「喂电」。喂多了烧，喂少了不干活，喂得不均匀就出时序问题。咱们一步步拆开看。

3.1 电源轨道的分类

芯片里的电源轨道，不是一根线走到底。我习惯把它们分成三类：核心电源、IO电源、模拟电源。这三兄弟脾气不一样，得区别对待。

轨道类型	典型电压	电流需求	噪声敏感度	典型用途
核心电源 (VDD_CORE)	0.7V - 1.2V	极高 (几十A)	高	逻辑门、寄存器、SRAM
IO电源 (VDD_IO)	1.8V - 3.3V	中等	中	Pad、ESD、电平转换
模拟电源 (VDD_A)	1.8V - 5V	低 (mA级)	极高	PLL、ADC、DAC、LDO

核心电源是最难伺候的。电压低、电流大，IR drop稍微大一点，逻辑就开始乱跳。我记得有个项目，核心电压标称0.9V，结果远端模块实测只有0.82V，时序直接崩了。后来加了两个电源域才稳住。

IO电源相对皮实，但要注意一个问题——IO翻转时会产生很大的瞬态电流。你想想看，几十个IO同时从0翻到1，那电流尖峰能把电源拉下来一大截。我建议IO电源的decoupling capacitor至少是核心的1.5倍。

模拟电源是娇贵的主儿。噪声要求极高，PLL的电源纹波超过10mV，输出时钟就开始抖。我做过一个ADC项目，模拟电源和数字电源没隔离好，结果SNR掉了6dB。从那以后，我只要看到模拟电路，一定单独拉一条电源轨道，中间加pi型滤波器。

3.2 电源网络拓扑结构

拓扑结构，就是电源怎么从焊盘走到每个晶体管。常见的就三种：树形、网格形、混合形。我画了个图，你们一看就明白。

树形拓扑是最直观的。从电源焊盘拉一根主干，然后分叉到各个模块。优点是布线简单，适合小芯片。但缺点也很明显——离焊盘远的模块，IR drop会很大。我做过一个测试芯片，树形结构下远端电压比近端低了12%，直接导致功能失效。

网格形拓扑是主流做法。用纵横交错的电源线织成一张网，每个模块都能从最近的网格节点取电。IR drop非常均匀。代价是布线资源消耗大，M1到M4可能全被电源线占满。嗯，这里要注意——网格的间距不是越小越好。间距太小，电流密度反而会局部过大。

混合形拓扑是我个人最喜欢的。核心区域用网格，外围IO用树形，模拟部分单独拉线。既保证了性能，又节省了布线资源。我建议你们在芯片面积超过25mm²时，优先考虑混合形。

3.3 电源网络设计原则

原则这东西，说起来简单，做起来全是坑。我总结了五条，每一条都是用流片失败换来的。

1. 先粗后细，逐级收敛

   别一上来就画细线。先确定总的电流需求，然后算主干线宽，再逐级细化。我习惯用Excel做个电流预算表，每个模块的峰值电流、平均电流都列清楚。算出来总电流再乘以1.2的安全系数，这就是电源网络的底线。

2. IR drop控制在5%以内

   核心电源的IR drop，我要求必须小于5%。超过这个值，时序分析就没法做了。怎么控制？加宽电源线、增加电源焊盘数量、用高层金属走电源。我有个项目，IR drop从8%降到3%，就是多加了4个VDD焊盘。

3. 电流密度不超过EM限值

   电迁移（EM）是杀手。铝工艺的电流密度限值一般是1mA/μm，铜工艺可以到2-3mA/μm。但别卡着上限设计，我一般留30%的余量。曾经有个同事，为了省面积把电源线画到EM限值的95%，结果老化测试跑了500小时就开路。

4. decoupling capacitor要够

   去耦电容不是越多越好，但少了肯定出事。核心电源的去耦电容，我建议按每mA电流配1pF来估算。位置也很关键——电容要放在用电模块旁边，离得越近效果越好。我见过有人把电容放在芯片角落，结果高频噪声根本滤不掉。

5. 模拟和数字严格隔离

   这条我吃了大亏才记住。模拟电源和数字电源，不仅线要分开，地也要分开。最好用独立的电源域，中间加guard ring。如果非要共地，那就在单点连接，别让数字噪声串到模拟区。

最后说一句，电源网络规划没有标准答案。每个芯片的功耗、面积、工艺都不一样，你得根据实际情况灵活调整。但上面这些原则，是通用的。记住了，至少能帮你避开80%的坑。

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