4. Latchup的等效电路模型：双晶体管模型详解、电阻网络模型、触发与维持电流/电压
好，咱们进入正题。Latchup 这个现象，说白了就是芯片内部自己把自己“锁死”了。你想想看，一个好好的电路，突然电流暴增，功能全乱，严重的直接烧毁。我早年做第一颗 0.18μm 工艺芯片时，就吃过这个亏——流片回来，一上电，某个 IO 口直接冒烟。查了三天，最后定位到是 Latchup。从那以后，我对这个模型的理解就刻在骨子里了。
4.1 双晶体管模型：Latchup 的“灵魂”
要理解 Latchup，必须先搞懂它的等效电路。本质上，它就是一个 PNPN 结构，也就是两个双极型晶体管（BJT）的“背靠背”连接。
你来看这个结构：
- 一个 NPN 管，它的发射极是 N+ 区，基极是 P 阱，集电极是 N 阱。
- 一个 PNP 管，它的发射极是 P+ 区，基极是 N 阱，集电极是 P 阱。
这两个管子怎么连的？PNP 的集电极连着 NPN 的基极，NPN 的集电极又连着 PNP 的基极。这就形成了一个正反馈环路。嗯，这里要注意，这个环路一旦被触发，电流就会像滚雪球一样越滚越大。
我习惯把这个模型画成下面这样，你一看就明白：
这个图我建议你多看几遍。两个管子互相“喂”基极电流，只要增益乘积 β1 × β2 > 1，这个正反馈就停不下来。我在项目中遇到过，有些工程师只关注单个管子的 β，忽略了乘积效应，结果 Latchup 测试怎么都过不了。
4.2 电阻网络模型：把寄生参数“揪”出来
双晶体管模型是理想化的。实际芯片里，还有一堆寄生电阻在“捣乱”。这些电阻包括：
- Rwell：N阱和P阱的体电阻。阱的掺杂浓度低，电阻率大，这个值通常不小。
- Rsub：衬底电阻。对于 P 型衬底，这个电阻会影响 NPN 管的基极偏置。
- Rcontact：接触孔电阻。虽然小，但在大电流下不能忽略。
我习惯把完整的电阻网络模型画成下面这样：
你看，Rwell 和 Rsub 这两个电阻，直接决定了触发灵敏度。Rwell 越大，PNP 管的基极电压越容易被拉低，管子就越容易导通。Rsub 越大，NPN 管的基极电压越容易被抬升，同样容易导通。说白了，这两个电阻就是 Latchup 的“开关”。
核心要点：Latchup 的触发条件可以简化为：
VDD 上的扰动 → 流过 Rwell 的电流产生压降 → PNP 基极电压下降 → PNP 导通 → 电流注入 NPN 基极 → NPN 导通 → 电流进一步拉低 PNP 基极 → 正反馈建立。
这个链条一旦形成，就再也停不下来了。
4.3 触发电流与维持电流：两个关键“门槛”
搞清楚了模型，我们来看看两个最重要的参数：触发电流 (Itrig) 和 维持电流 (Ihold)。
| 参数 | 定义 | 我的经验 |
|---|---|---|
| 触发电流 (Itrig) | 使 Latchup 正反馈建立所需的最小外部注入电流 | 这个值通常很小，微安级别。我见过最敏感的设计，几个微安的电流就触发了。所以 IO 口的 ESD 设计一定要小心。 |
| 维持电流 (Ihold) | 维持 Latchup 状态所需的最小电流。低于此值，Latchup 会自行退出 | Ihold 越大，Latchup 越难维持。我习惯把 Ihold 设计在 100mA 以上，这样即使触发了，也不会立刻烧毁。 |
| 维持电压 (Vhold) | Latchup 状态下，PNPN 结构两端的电压 | Vhold 通常略高于 VDD。如果 Vhold 低于 VDD，那 Latchup 就永远退不出来了——这是最危险的情况。 |
避坑指南：我曾经遇到一个案例，芯片在高温下 Latchup 测试失败。查了半天，发现是温度升高导致 β 增大，Itrig 下降了 30%。所以，一定要在最高工作温度下做 Latchup 测试，常温过了不算过。
4.4 如何用模型指导设计？
模型不是用来看着玩的，是用来指导我们做设计的。基于上面的分析，我总结了几个实用的设计原则：
- 降低阱电阻：多用阱接触孔（Well Pickup），把 Rwell 和 Rsub 降下来。我习惯在 NMOS 和 PMOS 旁边各放一排接触孔，间距不超过 10μm。
- 增加基区宽度：拉大 N+ 到 P+ 的距离，增加两个 BJT 的基区宽度，降低 β 值。这个距离通常建议大于 5μm。
- 使用 Guard Ring：在敏感电路周围加一圈 P+ 和 N+ 的 Guard Ring，切断载流子的横向扩散路径。这个我后面会专门讲。
- 控制电源上电斜率：电源上电太快，容易在阱中产生大的位移电流，触发 Latchup。我建议上电时间控制在 1ms 以上。
警告：不要以为 Latchup 只发生在 IO 口。内部逻辑电路，特别是大驱动能力的 Buffer 和 Clock Tree，同样有风险。我见过一个 28nm 的设计，内部 Clock Buffer 的 Latchup 距离只有 3μm，结果在量产测试时烧了上百颗芯片。
好了，这一节的内容就到这里。模型是基础，但真正要避免 Latchup，还得靠扎实的版图设计和严格的工艺验证。下一节我们会深入讨论具体的版图规避技巧，到时候我会拿出我压箱底的一些案例来分享。
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